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从ATPG到ATE：深入解读时钟门控(ICG)在Scan测试中的那些‘隐藏开关’（TE/EN端详解）

长亮不灭·2026-04-21·阅读 133 GEO检测（免费）
DFT时钟门控Scan测试ATE
|难度：普通|阅读约 9 分钟

从ATPG到ATE：时钟门控单元在Scan测试中的关键控制逻辑解析

时钟门控(ICG)单元就像芯片测试中的"隐形开关"，它们默默控制着时钟网络的通断，却在测试覆盖率提升和故障诊断中扮演着决定性角色。当DFT工程师面对at-speed测试覆盖率不达标的问题时，往往需要深入理解ICG的TE/EN端口控制机制——这不仅关系到测试向量的有效性，更是ATE调试阶段定位问题的关键入口。

1. ICG单元的双重控制机制：功能模式与测试模式的博弈

现代ICG单元通常配备EN(功能使能)和TE(测试使能)双控制端口，这种设计本质上是为了解决功能逻辑与测试需求之间的冲突。在28nm以下工艺节点中，ICG的误触发可能导致整个测试流程失败，因此理解其内部逻辑至关重要。

典型ICG单元的内部OR逻辑可以表示为：

verilog复制assign actual_en = TE | (EN & ~scan_mode);

这个简单的逻辑关系却衍生出测试中的复杂场景：

  • Shift阶段：TE端通常接scan_mode信号，确保时钟持续开启
  • Capture阶段：ATE可通过独立控制TE端实现动态门控
  • 故障注入测试：强制TE=0时验证EN端stuck-at故障

在Tessent工具链中，对应的配置参数往往被忽视：

tcl复制set_dft_signal -type TestEnable -hookup_pin U_ICG/TE
set_dft_signal -type Constant -active_state 1 -hookup_pin U_ICG/EN

注意：某些Foundry提供的ICG单元可能包含额外的同步逻辑，这会导致ATE控制信号存在1-2个周期的延迟，需要在pattern生成时考虑补偿

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2. ATPG策略与ICG控制的协同优化

生成能够有效验证ICG相关故障的测试向量，需要DFT工程师与ATPG工具深度配合。我们通过下表对比不同测试模式下的ICG控制策略：

测试模式 TE端控制源 EN端状态 目标故障类型
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