BPI FLASH 时序深度解析（二）——制造商ID读取实战

1. 数据手册获取与关键信息定位

第一次接触BPI FLASH时，最让我头疼的就是找不到靠谱的数据手册。经过多次踩坑，我发现立创商城和半导小芯这两个渠道最可靠。以常用的S29GL01GP芯片为例，在立创商城页面直接搜索型号，点击"数据手册"就能下载PDF文档。手机端推荐安装半导小芯APP，实测在地铁上都能随时查规格书。

拿到500多页的英文手册别慌，重点看两个章节：第7章的"Command Definitions"和第8章的"AC Characteristics"。前者包含所有操作命令码，后者详细规定了时序参数。有个小技巧——用PDF阅读器的搜索功能直接找"Manufacturer ID"关键词，能快速定位到0x90命令的说明部分。

2. 制造商ID读取命令序列解析

2.1 解锁序列的硬件原理

为什么读取ID要先往0x555写0xAA，再往0x2AA写0x55？这其实是芯片设计的硬件保护机制。早期的NOR Flash采用这种"解锁-命令"的两段式操作，防止程序跑飞时误修改存储内容。具体到S29GL01GP：

• 0x555地址实际对应的是芯片内部命令寄存器的A14-A0引脚组合（010101010101010）
• 写入0xAA相当于给数据线D15-D0设置电平（10101010）
• 0x2AA地址则是A14-A0=001010101010101
• 两次写入组合形成特定的电平跳变，激活命令模式

2.2 完整命令序列实现

在FPGA中实现时，建议用状态机控制以下流程：

verilog复制localparam S_IDLE     = 3'd0;
localparam S_UNLOCK1  = 3'd1; 
localparam S_UNLOCK2  = 3'd2;
localparam S_CMD      = 3'd3;
localparam S_READ     = 3'd4;

always @(posedge clk) begin
    case(state)
        S_IDLE: begin
            addr <= 16'h5555;
            data <= 16'h00AA;
            we_n <= 1'b0;
            if(trig) state <= S_UNLOCK1;
        end
        S_UNLOCK1: begin
            addr <= 16'h2AAA;
            data <= 16'h0055;
            state <= S_UNLOCK2;
        end
        S_UNLOCK2: begin
            addr <= 16'h5555; 
            data <= 16'h0090;
            state <= S_CMD;
        end
        S_CMD: begin
            addr <= 16'h0000;
            we_n <= 1'b1;
            oe_n <= 1'b0;
            state <= S_READ;
        end
        S_READ: begin
            id_data <= data_in;
            oe_n <= 1'b1;
            state <= S_IDLE;
        end
    endcase
end

3. 写入时序的FPGA实现细节

3.1 关键时序参数实测

根据数据手册第8.6节的AC特性表，在3.3V供电、70℃环境下：

实际调试中发现，Xilinx FPGA的IOBUF延迟约2.3ns，需要纳入计算。建议在Vivado中设置如下约束：

tcl复制set_property -dict { \
    IOSTANDARD LVCMOS33 \
    SLEW SLOW \
    DRIVE 8 \
} [get_ports {flash_dq[*]}]

create_clock -period 220 -name flash_clk [get_ports flash_clk]

3.2 波形捕获与验证技巧

使用SignalTap II抓取实际波形时，重点关注四个关键点：

1. WE#下降沿时刻的地址稳定窗口（tDS满足）
2. WE#上升沿前数据保持时间（tWH满足）
3. 整个写周期长度（tWC满足）
4. WE#低电平持续时间（tWP满足）

常见问题排查：

• 若ID读取失败但波形参数正常，检查VCCQ电压（需3.0-3.6V）
• 偶尔读取到0xFF可能是PCB走线过长导致信号完整性差
• 连续操作失败建议在命令间插入100us延时

4. 读取时序的优化实践

4.1 时序模型建立

读取周期需要特别关注的参数：

推荐采用以下Verilog实现：

verilog复制// 读周期状态机
always @(posedge clk) begin
    case(rd_state)
        RD_IDLE: begin
            oe_n <= 1'b1;
            ce_n <= 1'b1;
            if(rd_trig) begin
                addr <= target_addr;
                ce_n <= 1'b0;
                rd_state <= RD_ACCESS;
            end
        end
        RD_ACCESS: begin
            if(rd_counter >= 219) begin
                oe_n <= 1'b0;
                rd_state <= RD_OUTPUT;
            end
            rd_counter <= rd_counter + 1;
        end
        RD_OUTPUT: begin
            if(rd_counter >= 269) begin  // tOE=50ns
                data_out <= flash_data;
                oe_n <= 1'b1;
                ce_n <= 1'b1;
                rd_state <= RD_IDLE;
            end
            rd_counter <= rd_counter + 1;
        end
    endcase
end

4.2 信号完整性优化

高速操作时（>50MHz）需注意：

1. 在FPGA引脚处串联22Ω电阻
2. 并联33pF电容到地
3. 使用差分走线时长度匹配控制在±50mil内
4. 电源引脚放置0.1μF+10μF去耦电容

实测表明，优化后的PCB布局可使tACC从220ns降至180ns。建议用TDR（时域反射计）测量走线阻抗，确保在45-55Ω范围内。

5. 调试技巧与异常处理

第一次读取ID时，很可能会遇到返回值不是0x01的情况。根据我的经验，90%的问题出在以下方面：

1. 电源问题：用示波器检查VCC纹波要<50mV
2. 复位时序：上电后需保持RESET#低电平至少500ns
3. 信号相位：用示波器的XY模式观察CLK与WE#的相位关系
4. 终端匹配：长走线末端建议加47Ω端接电阻

有个实用的调试技巧——在Quartus中设置虚拟JTAG节点，通过System Console实时修改时序参数。例如这样动态调整tWP：

tcl复制set_instance_parameter_value altera_virtual_jtag_0 \
    {INSTANCE_INDEX} {0}

jtag_debug::write 32'hA0000000 32'h00000046  # 70ns in hex

当成功读取到制造商ID后，建议立即保存SignalTap波形模板。这个基准波形对后续开发擦除、编程操作至关重要。我通常会建立不同温度下的波形库（-40℃、25℃、85℃），方便后续交叉验证。