从零构建UVM数据流：深入理解sequence、sequencer与driver的协作机制

当你在调试一个总线读写sequence时，发现driver始终没有收到预期的transaction——这种场景对UVM新手来说再熟悉不过了。问题往往不在于代码语法，而是对sequence、sequencer和driver三者之间的数据流缺乏系统认知。本文将用一次完整的激励握手过程作为主线，带你穿透UVM宏的表面语法，直击底层通信本质。

1. 为什么需要理解完整数据流？

在验证环境中，sequence负责生成激励，sequencer进行仲裁调度，driver实现协议时序——这三者构成了UVM验证平台的核心动力链。但许多工程师在使用uvm_do等宏时，往往只知其然不知其所以然：

• 为什么sequence启动后需要调用start_item()和finish_item()？
• sequencer如何在多个并发sequence间进行仲裁？
• driver通过什么机制获取transaction并反馈响应？

理解这些问题的答案，能帮助你在遇到类似"transaction丢失"的问题时，快速定位到是sequence未正确发送、sequencer仲裁异常，还是driver未及时请求数据。下面我们通过一个典型的AHB总线读写场景，拆解整个数据流过程。

2. 数据流全景：从sequence到driver的完整旅程

2.1 sequence的启动与transaction生成

假设我们有一个简单的AHB写sequence：

systemverilog复制class ahb_write_seq extends uvm_sequence #(ahb_transaction);
  rand bit [31:0] addr;
  rand bit [31:0] data;
  
  virtual task body();
    `uvm_do_with(req, {
      addr == local::addr;
      data == local::data;
      cmd  == WRITE;
    })
  endtask
endclass

当这个sequence通过start()方法启动时，实际发生了