折叠共源共栅运放设计的权衡艺术：从摆幅到噪声的系统级决策

在模拟电路设计的竞技场中，工程师们常常面临一个永恒的困境：如何在相互矛盾的性能指标间找到最佳平衡点？当我们把目光投向折叠共源共栅(Folded Cascode)运算放大器时，这种权衡变得尤为明显。与传统的套筒式结构相比，折叠结构提供了一种截然不同的设计哲学——它牺牲了部分增益和功耗效率，却换来了更大的信号摆幅和更灵活的偏置设计。这种取舍不是简单的技术选择，而是反映了深层次的系统级思维：在一个真实的电子系统中，没有任何单一参数能够决定整体性能，成功的设计总是各种因素精心调和的产物。

1. 结构选择的底层逻辑：为何折叠式成为现代设计的宠儿

1.1 从套筒式到折叠式的进化路径

套筒式共源共栅放大器曾经是高性能模拟电路的首选，其简洁的级联结构提供了出色的增益和频率特性。典型的套筒式结构增益可达：

code复制Av ≈ gm1 * (gm2 * ro2 * ro1) 

但这种优雅的设计有一个致命弱点——受限的信号摆幅。在低电压设计中，这个问题被进一步放大。折叠结构的创新之处在于将直流路径"折叠"开来，通过引入额外的电流源分支，成功地将信号摆幅从原来的约2Vdsat提升到接近电源轨的水平。这种改进的代价是显而易见的：电流利用率降低约50%，噪声增加约√2倍，但这些牺牲在某些应用场景中完全值得。

1.2 关键参数对比实测数据

下表展示了0.18μm工艺下两种结构的典型性能对比：

表1：套筒式与折叠式结构实测性能对比（1.8V电源电压）

2. 摆幅与功耗的微妙平衡：设计中的黄金分割点

2.1 摆幅扩展的电路机理

折叠结构之所以能实现更大的摆幅，核心在于其独特的电流路径设计。在传统套筒式结构中，输出节点的电压摆动受限于共源管和共栅管的过驱动电压之和：

code复制Vout_max = VDD - (Vod1 + Vod2 + Vbias)

而折叠结构通过将直流路径分流，使得输出节点只需考虑共栅管的过驱动：

code复制Vout_max_folded ≈ VDD - Vod2

这种结构变化带来的自由度提升，使得折叠式放大器在以下场景中成为不二之选：

• 作为ADC输入缓冲级，需要处理接近满幅的输入信号
• 低压(≤1V)设计环境，传统结构摆幅几乎不可用
• 需要单位增益缓冲的应用，此时输出驱动能力至关重要

2.2 功耗优化的实用技巧

虽然折叠结构天生功耗较高，但经验丰富的设计师掌握着多种降低功耗的技巧：

spice复制* 电流复用技术示例
M1 (in+ in- n1 0) NMOS W=10u L=0.18u
M2 (in- in+ n2 0) NMOS W=10u L=0.18u
M3 (n1  n1  vdd vdd) PMOS W=5u  L=0.18u
M4 (n2  n1  vdd vdd) PMOS W=5u  L=0.18u * 共享偏置

提示：通过交叉耦合的PMOS负载对，可以在不牺牲对称性的情况下减少偏置分支数量

另一种有效方法是动态偏置技术——根据信号幅度调整偏置电流。当处理小信号时降低偏置，遇到大信号时自动提升电流供应。这种技术可以将平均功耗降低30-40%，特别适合间歇性工作的系统。

3. 噪声与速度的取舍：从理论到仿真的实践指南

3.1 噪声来源的定量分析

折叠结构的主要噪声贡献来自两个方面：输入对管的沟道噪声和折叠节点的电流镜噪声。总输入参考噪声可表示为：

code复制Vn² ≈ 4kTγ/gm1 + 2*(gm3/gm1)²*4kTγ/gm3

其中第二项就是折叠结构特有的额外噪声。通过合理设计，我们可以将这个代价控制在可接受范围内：

1. 增大输入管跨导gm1：通过增加W/L比例，但会牺牲面积和寄生电容
2. 优化电流镜比例gm3/gm1：通常控制在0.3-0.5之间
3. 采用共源共栅电流镜：虽然增加复杂度，但能有效抑制噪声传递

3.2 速度优化的仿真案例

在Cadence仿真中，我们观察到相位裕度与功耗的有趣关系。当我们将偏置电流从50μA增加到200μA时：

text复制I_bias(μA)  带宽(MHz)  相位裕度(°)  建立时间(ns)
50          42         75           38
100         68         65           25
200         92         54           18

这个数据揭示了一个关键洞见：速度的提升并非线性，当电流超过某个阈值后，每单位电流带来的速度提升急剧下降，而相位裕度的恶化却加速。经验法则告诉我们，将相位裕度保持在60°左右通常能获得最佳的综合性能力。

4. 系统级设计思维：根据应用场景定制运放参数

4.1 ADC前端设计的特殊考量

作为ADC的前端缓冲时，折叠结构的优势尤为突出。我们不仅需要大摆幅，还需要考虑以下因素：

• 采样瞬间的电荷馈通效应
• 建立时间与采样周期的关系
• 输入电容对采样网络的影响

一个经过优化的ADC前端放大器应该满足：

code复制tsettling < 1/(2 * OSR * fs)

其中OSR是过采样率，fs是采样频率。在实际设计中，我们常常需要迭代多次才能找到最佳的偏置点。

4.2 两级运放中的角色分配

在经典的两级运放架构中，折叠共源共栅通常作为第一级，其设计重点与其他级明显不同：

表2：两级运放中不同级别的设计重点差异

这种分工协作的思路体现了系统级设计的精髓——不同模块各司其职，共同实现整体最优。

在完成一个折叠共源共栅设计后，我习惯做一个简单的"健康检查"：将各项性能指标与初始规格一一对照，特别注意那些相互关联的参数是否达到了预期的平衡。有时候，一个看似完美的设计可能因为某个次要参数的不达标而需要推倒重来——这正是模拟设计的魅力所在，也是工程师艺术与科学的完美结合。