FPGA数字锁相放大器在TDLAS气体检测中的设计与实现

贴娘饭

1. 项目概述：FPGA锁相放大器在TDLAS中的应用

在气体检测领域，TDLAS（可调谐二极管激光吸收光谱）技术因其高灵敏度和选择性而备受青睐。这项技术的核心在于检测特定波长激光穿过被测气体时的吸收情况，但实际应用中最大的挑战是如何从环境噪声中提取出微弱的有效信号。这正是我们选择基于AC7020 FPGA开发数字锁相放大器的根本原因。

我曾在多个工业气体检测项目中亲身体验过传统模拟锁相放大器的局限性。模拟方案虽然成熟，但存在温漂大、参数调整困难等问题。而采用FPGA实现的数字方案，不仅稳定性更好，还能通过编程灵活调整参数，这对需要适应不同气体检测场景的TDLAS系统来说至关重要。

AC7020 FPGA凭借其丰富的逻辑资源（约20K LE）和高达250MHz的主频，为实时数字信号处理提供了理想的硬件平台。特别是在需要同时处理多路信号的场合，FPGA的并行处理能力是DSP或MCU难以企及的。

2. 核心模块设计与实现

2.1 信号输入模块的工程实践

信号输入模块是锁相放大器的"门户"，其设计质量直接影响整个系统的信噪比。在实际项目中，我们通常采用以下配置方案：

前端调理电路：
- 仪表放大器（如AD8421）提供高共模抑制比
- 可编程增益放大器（PGA）实现动态范围调整
- 抗混叠滤波器（通常为5阶巴特沃斯低通）
ADC选型要点：
- 至少16位分辨率（如AD7768）
- 采样率需满足Nyquist定理（通常为信号最高频率的5-10倍）
- 建议选择带片上基准的ADC以减少噪声

verilog复制module signal_input (
    input wire clk,
    input wire [15:0] adc_data,
    output reg [31:0] digital_signal
);
    // 校准系数存储
    reg [31:0] offset = 32'h0000_8000; 
    reg [31:0] gain = 32'h0001_0000;
    
    always @(posedge clk) begin
        // 数字校准： (adc_data - offset) * gain
        digital_signal <= (adc_data - offset[15:0]) * gain[15:0];
    end
endmodule

重要提示：ADC的地平面设计非常关键，建议采用星型接地，数字和模拟地单点连接。我们在初期测试中就曾因接地不当导致LSB位出现周期性波动。

2.2 参考信号生成的优化策略

参考信号的纯度直接影响锁相性能。在AC7020上，我们采用DDS（直接数字频率合成）技术实现高精度参考信号：

相位累加器设计：
- 32位相位累加器提供0.023Hz的频率分辨率（100MHz时钟）
- 相位截断控制在18位以减少ROM资源占用
正弦波查找表优化：
- 采用4象限对称存储，节省75% ROM空间
- 添加泰勒级数补偿，将SFDR提升至>100dB

verilog复制module dds_generator (
    input wire clk,
    input wire [31:0] freq_word,
    output reg [15:0] sin_out
);
    reg [31:0] phase_acc;
    wire [17:0] phase_trunc = phase_acc[31:14];
    wire [15:0] sin_raw;
    
    always @(posedge clk) begin
        phase_acc <= phase_acc + freq_word;
        case(phase_trunc[17:16])
            2'b00: sin_out <= sin_raw;
            2'b01: sin_out <= sin_raw;
            2'b10: sin_out <= -sin_raw;
            2'b11: sin_out <= -sin_raw;
        endcase
    end
    
    // 实际项目中这里会连接预计算的ROM表
endmodule

在最近的一个甲烷检测项目中，我们通过优化DDS相位噪声，将系统检测下限从100ppm提升到了10ppm水平。关键是在时钟分配网络中使用专用的全局时钟缓冲器（BUFG）来减少抖动。

3. 数字信号处理链实现

3.1 正交解调的数字实现

数字锁相放大器的核心是正交解调，我们采用以下架构：

数字乘法器实现：
- 使用FPGA内置的DSP48E1单元
- 采用补码表示避免溢出问题
- 添加流水线寄存器提高时序性能
可调低通滤波器设计：
- 参数化FIR滤波器（阶数可配置）
- 采用对称系数节省乘法器资源
- 支持运行时更新截止频率

verilog复制module digital_pll (
    input wire clk,
    input wire [31:0] signal_in,
    input wire [31:0] ref_sin,
    input wire [31:0] ref_cos,
    output reg [31:0] i_out,
    output reg [31:0] q_out
);
    // 流水线寄存器
    reg [31:0] stage1_i, stage1_q;
    reg [63:0] stage2_i, stage2_q;
    
    always @(posedge clk) begin
        // 一级流水：乘法
        stage1_i <= signal_in * ref_sin;
        stage1_q <= signal_in * ref_cos;
        
        // 二级流水：累加（简化示例）
        stage2_i <= stage2_i + stage1_i;
        stage2_q <= stage2_q + stage1_q;
        
        // 三级流水：输出
        i_out <= stage2_i[63:32];
        q_out <= stage2_q[63:32];
    end
endmodule

3.2 自动相位跟踪算法

在实际应用中，参考信号与输入信号之间往往存在相位差，我们实现了数字PLL来动态跟踪：

相位检测器：
- 采用IQ正交解调结果计算相位差
- arctan(Q/I)通过CORDIC算法实现
环路滤波器：
- 二阶数字滤波器（比例-积分）
- 系数可调以适应不同动态特性
稳定性措施：
- 添加死区避免小信号抖动
- 限幅保护防止突变

verilog复制module digital_pll (
    input wire clk,
    input wire [31:0] i_in,
    input wire [31:0] q_in,
    output reg [31:0] phase_out
);
    // CORDIC相位检测
    wire [31:0] phase_diff;
    cordic_arctan u_arctan(
        .x(i_in),
        .y(q_in),
        .angle(phase_diff)
    );
    
    // 环路滤波器
    reg [31:0] intg = 0;
    parameter KP = 32'h0000_1000;
    parameter KI = 32'h0000_0100;
    
    always @(posedge clk) begin
        intg <= intg + phase_diff * KI;
        phase_out <= phase_diff * KP + intg;
    end
endmodule