基于Vivado与AD9767的双通道可调频正弦波信号发生器实现

1. 项目背景与核心功能

在电子测试测量领域，可调频正弦波信号发生器是基础但至关重要的工具。传统方案多采用专用信号发生芯片，但存在灵活性差、参数固化等问题。这次我们要用Xilinx FPGA和AD9767双通道DAC搭建一个完全可编程的信号源，实测输出频率范围覆盖122kHz到15.6MHz，电压幅度-5V至+5V可调。

这个方案的独特优势在于三点：硬件架构简洁（FPGA+DAC+运放）、频率调节灵活（只需修改ROM地址步长）、双通道同步输出（相位差可编程）。我曾用这套方案为某射频测试设备提供本振信号，相比市售信号源节省了60%成本。

2. 硬件设计关键点

2.1 AD9767模块选型解析

AD9767这颗双通道14位DAC有几个容易被忽视的细节：

• 电流输出特性：每通道满量程20mA，需要通过运放转换为电压。我们选用AD8065搭建I-V转换电路，其-3dB带宽达145MHz，确保高频信号不失真
• 双端口模式：MODE引脚接高电平时，两个通道完全独立控制。实测发现若误接为交叉模式，会导致通道间串扰达-45dBc
• 时钟要求：最高125MSPS更新率对应8ns最小时钟周期，布线时需严格等长（建议误差<50ps）

2.2 FPGA接口设计

黑金AX7A035开发板的40针扩展口需要特别注意：

verilog复制// 典型错误：未声明差分时钟的IBUFDS原语
IBUFDS sys_clk_ibufgds (
  .O (sys_clk),  // 单端时钟输出
  .I (sys_clk_p),  
  .IB (sys_clk_n) 
);

若直接使用单端时钟信号，会导致PLL输出抖动增大3倍以上。我在初期调试时就因此导致输出波形出现周期性毛刺。

3. Vivado工程实现

3.1 波形数据生成技巧

使用正弦波生成工具时，推荐设置：

• 数据长度1024点（兼顾频率分辨率和存储效率）
• 14位量化（匹配DAC分辨率）
• 偏移量8192（对应DAC零电平）

保存为COE文件时有个坑：文件头必须严格如下格式：

code复制memory_initialization_radix=10;
memory_initialization_vector=
8192,8312,8432,... // 省略后续数据

3.2 双通道同步输出实现

关键代码逻辑：

verilog复制always @(negedge clk_125M) begin
  rom_addr <= rom_addr + step_size; // 步长决定输出频率
end

assign da1_data = rom_data;
assign da2_data = rom_data; // 双通道同频输出

通过修改step_size实现变频：

• step_size=1：输出122kHz（125MHz/1024）
• step_size=4：输出488kHz
• step_size=128：输出15.6MHz

实测发现当step_size>128时，波形失真明显（THD>5%），这是由ROM存储深度限制导致的。

4. 实测优化经验

4.1 时钟树优化

在布局布线阶段需要：

1. 对PLL输出时钟添加BUFG
2. 设置CLOCK_DEDICATED_ROUTE约束
3. 手动调整DAC时钟线长度

未优化前的实测时钟抖动达35ps，优化后可控制在10ps以内，对应输出频谱的相位噪声改善约8dB。

4.2 输出滤波设计

AD9767的电流输出端建议配置：

• 一级20Ω电阻并联10pF电容（抗混叠滤波）
• 二级运放配置为Sallen-Key低通滤波器（截止频率设为最高输出频率的1.5倍）

示波器实测显示，增加滤波器后二次谐波抑制比从-32dBc提升到-48dBc。

5. 进阶应用拓展

基于这个基础框架，可以扩展更多实用功能：

1. 幅值调节：在FPGA内对ROM数据做乘法运算

   verilog复制wire [27:0] scaled_data = rom_data * amplitude_factor;
   assign da1_data = scaled_data[27:14]; // 保留高14位
   

2. 双通道移相：为两个通道设置不同的ROM初始地址
3. 扫频模式：用FPGA的DDS核动态改变step_size

曾用这个方案实现过0.1Hz步进的精密扫频源，整个改造只增加了不到50行代码。