计算机系统课程作业5：CPU流水线设计与Verilog实现

1. 作业背景与核心要求解析

计算机系统课程作业5通常聚焦于计算机体系结构中的核心概念实践，根据国内高校计算机系统课程的教学大纲，这类作业往往涉及以下方向：

• 处理器流水线设计与优化
• 存储器层次结构实验
• 系统级性能分析与调优
• 汇编与机器代码的深入实践

以某985高校实际课程为例，其第五次作业通常要求学生完成一个完整的CPU流水线模拟实验，包含以下核心指标：

1. 五级流水线（取指/译码/执行/访存/写回）的Verilog实现
2. 处理数据冲突（含前递与停顿机制）
3. 支持至少10条MIPS基础指令集
4. 通过Modelsim进行功能验证

2. 实验环境搭建指南

2.1 工具链选型建议

推荐使用以下工具组合（经多届学生验证稳定）：

bash复制# 仿真工具
Modelsim SE-64 10.6c  
# 辅助工具
MARS MIPS模拟器 4.5
Verilog语法插件：Verilog HDL/SystemVerilog 2.13.1

重要提示：避免使用Vivado自带的仿真器，其波形调试界面在教学场景中效率较低

2.2 实验目录结构规范

建议采用如下项目结构：

code复制/pipeline_cpu
├── /src
│   ├── fetch_stage.v    # 取指阶段
│   ├── decode_stage.v   # 译码阶段
│   ├── alu.v           # 算术逻辑单元
│   └── pipeline_regs.v # 流水线寄存器组
├── /test
│   ├── testbench.v     # 测试基准
│   └── inst_rom.data   # 指令存储器初始化文件
└── Makefile           # 自动化编译脚本

3. 关键模块实现详解

3.1 取指阶段设计要点

典型实现需要处理三大问题：

1. PC自增逻辑：需考虑分支指令的地址跳转

verilog复制always @(posedge clk) begin
    if (flush) pc <= branch_target;
    else pc <= pc + 4; 
end

2. 指令存储器接口：建议使用同步读取设计
3. 流水线寄存器：需包含指令有效位标记

3.2 数据冲突处理方案

推荐采用Scoreboard算法实现冲突检测：

1. 建立寄存器使用状态表
2. 执行阶段开始时标记目标寄存器
3. 写回完成后清除标记

前递(Forwarding)单元设计示例：

verilog复制// EX阶段前递判断
if (EX_MEM_RegWrite && (EX_MEM_rd != 0) 
    && (EX_MEM_rd == ID_EX_rs)) 
    forwardA = 2'b10;

4. 调试与验证方法论

4.1 波形分析黄金法则

1. 时钟沿对齐原则：所有信号变化必须相对于时钟上升沿分析
2. 流水线气泡识别：当flush信号有效时，后续阶段应显示NOP指令
3. 前递验证技巧：在EX阶段观察操作数是否被正确覆盖

4.2 常见故障排查表

5. 性能优化进阶技巧

5.1 关键路径优化

通过TimeQuest分析时钟约束：

tcl复制create_clock -name clk -period 10 [get_ports clk]
set_clock_uncertainty 0.5 [get_clocks clk]

5.2 动态分支预测实现

可扩展实现两位饱和计数器：

verilog复制reg [1:0] bht [0:255]; // 分支历史表
always @(posedge clk) begin
    if (branch_resolved)
        bht[pc_index] <= saturate(bht[pc_index] + outcome);
end

6. 实验报告撰写规范

建议包含以下核心章节：

1. 设计框图（Visio绘制）
2. 关键状态机转换图
3. 流水线时空图示例
4. 性能对比数据（CPI变化）

报告加分项：对比基本流水线与带前递优化的性能差异，用MIPS指令数/时钟周期数比值说明优化效果