1. DRAM基础概念与核心特性
动态随机存取存储器（DRAM）是现代计算机系统中不可或缺的易失性存储器件。与SRAM相比，DRAM每个存储单元仅需一个晶体管加一个电容，通过电容的电荷状态表示二进制数据（有电荷为1，无电荷为0）。这种结构使DRAM具有高密度、低成本的优势，但也带来了必须定期刷新的特性。
DRAM单元的核心是电容-晶体管对。当字线（Word Line）激活时，晶体管导通，允许数据通过位线（Bit Line）读写。电容的电荷会随时间自然泄漏，因此需要每64ms左右刷新一次（具体周期取决于温度等因素）。刷新操作实际上是对电容电荷的重新读取和写入，这个过程会消耗约5-7%的DRAM带宽。
关键特性对比：DRAM vs SRAM
- 密度：DRAM单元面积约为SRAM的1/6
- 速度：SRAM访问延迟约0.5-2ns，DRAM约10-50ns
- 功耗：DRAM待机功耗更高（因刷新需求）
- 成本：DRAM每比特成本约为SRAM的1/10
2. DRAM单元结构演进历程
2.1 平面型单元结构
早期DRAM采用平面MOSFET加平面电容的设计。电容由多晶硅-绝缘层-多晶硅（PIP）或金属-绝缘层-金属（MIM）构成，通过增加电容面积或使用高介电常数材料（如Ta₂O₅）来维持足够电荷量。但随着工艺微缩，平面电容面临物理极限——在40nm节点，电容面积已缩小到难以保持足够电荷。
2.2 沟槽电容技术（Trench）
为解决平面电容的局限，IBM在1990年代开发了沟槽电容技术。通过在硅衬底上蚀刻深沟槽（深度可达5-10μm），然后在沟槽内壁形成电容介质层（通常为Al₂O₃或HfO₂）和电极。这种立体结构使单位面积电容值提升5-8倍。典型参数：
- 沟槽深宽比：30:1至50:1
- 电容值：20-30fF/单元
- 漏电流：<1fA/单元
2.3 柱状电容技术（Pillar/Cylinder）
在20nm节点后，业界转向柱状电容结构。该技术先在硅片上生长高纵横比的柱状结构（高度约2μm），然后沉积电容介质和电极层。与沟槽技术相比，柱状结构具有更好的工艺均匀性，并能实现更紧密的单元排列。现代DRAM采用的圆柱形电容（Cylinder）实际上是柱状结构的优化版本，通过环形电极设计进一步减小串扰。
3. DRAM阵列架构解析
3.1 Bank组织方式
一个DRAM芯片通常包含8-16个Bank，每个Bank是独立的存储阵列。以8Gb DDR4芯片为例：
- 每个Bank包含32,768行×8,192列
- 行地址通过行解码器（Row Decoder）选择整行单元
- 列地址通过列多路器（Column Mux）选择具体位线
Bank的并行操作是提高带宽的关键。当某个Bank正在刷新时，其他Bank仍可正常读写，这种设计被称为Bank Interleaving。
3.2 读写操作流程
- 激活阶段：发送ACT命令，打开指定Bank的行（将整行数据读入行缓冲）
- 读写阶段：发送RD/WR命令，配合列地址访问具体数据
- 预充电阶段：发送PRE命令关闭当前行，为下次访问做准备
时序参数示例（DDR4-3200）：
- tRCD（行到列延迟）：14.5ns
- tCL（列访问延迟）：14.5ns
- tRP（预充电时间）：14.5ns
3.3 刷新机制
DRAM采用两种刷新方式：
- 自动刷新（Auto Refresh）：控制器定期发送REF命令，DRAM内部计数器自动递增刷新行地址
- 自刷新（Self Refresh）：在低功耗模式下，DRAM自己生成刷新周期
刷新会影响性能的典型案例：当系统连续访问同一Bank的不同行时，会产生"行冲突"，必须插入预充电和激活延迟，此时性能可能下降30-40%。
4. DRAM接口技术演进
4.1 SDR SDRAM时代
单倍数据率同步DRAM（SDR SDRAM）是早期标准接口，其特征包括：
- 时钟频率：66-133MHz
- 数据总线：64bit
- 突发长度（Burst Length）：1/2/4/8
- 典型命令：/CS, /RAS, /CAS, /WE组合控制
接口信号组：
- 地址总线：A0-A12（行地址）+ A0-A9（列地址）
- 控制信号：CKE（时钟使能）, DQM（数据掩码）
- 数据总线：DQ0-DQ63
4.2 DDR系列技术
从DDR到DDR5的核心改进：
| 代际 | 电压 | 预取 | 等效速率 | 关键创新 |
|---|---|---|---|---|
| DDR | 2.5V | 2n | 200-400MT/s | 双沿采样 |
| DDR2 | 1.8V | 4n | 400-800MT/s | ODT终端电阻 |
| DDR3 | 1.5V | 8n | 800-1600MT/s | 自校准时序 |
| DDR4 | 1.2V | 8n | 1600-3200MT/s | Bank Group架构 |
| DDR5 | 1.1V | 16n | 3200-6400MT/s | 双通道Die设计 |
DDR4引入的Bank Group技术将Bank分为多个组（通常4组），组内Bank共享部分电路，组间可并行操作，有效提升带宽利用率。
5. 现代DRAM技术挑战与创新
5.1 工艺微缩瓶颈
当DRAM单元尺寸缩小到15nm以下时面临三大挑战：
- 电容漏电：量子隧穿效应导致电荷保持时间缩短
- 串扰加剧：单元间距缩小引起耦合噪声
- 工艺变异：深宽比超过60:1的蚀刻工艺难度剧增
解决方案示例：
- 使用ZrO₂/Al₂O₃/ZrO₂（ZAZ）叠层介质，等效氧化物厚度（EOT）可达0.5nm以下
- 引入空气间隙（Air Gap）隔离位线，减小寄生电容
- 采用自对准四重曝光（SAQP）光刻技术
5.2 3D DRAM技术
为突破二维缩放限制，业界正在研发3D DRAM架构：
- 堆叠式单元：在逻辑层上方多层堆叠存储阵列，通过TSV连接
- 电容外置：将电容移至晶体管旁边（Sidewall Capacitor）
- 新型存储节点：探索铁电电容（FeRAM）或铪基铁电材料
三星的HBM（高带宽内存）已实现12层堆叠，通过硅通孔（TSV）提供1024bit超宽总线，带宽可达819GB/s。
5.3 近内存计算
为缓解"内存墙"问题，新型架构将计算单元靠近DRAM：
- HBM2E支持伪通道模式，可独立访问不同Bank组
- GDDR6通过双通道设计实现16Gbps/pin速率
- 存内计算（PIM）直接在内存内集成简单ALU
实测数据显示，在AI推理场景中，HBM2E相比DDR4可提升能效比达3-5倍。