夕雅落1. 为什么需要FIFO来协调ADC和UART？
在嵌入式数据采集系统中，ADC（模数转换器）和UART（通用异步收发器）是两种最常用的外设。但它们的速度差异往往让人头疼——ADC的采样速度可以达到MHz级别，而UART在115200波特率下每秒只能传输约11.5KB数据。这就好比用消防水管往吸管里灌水，如果不加控制，数据必然会溢出丢失。
我在一个工业振动监测项目中就遇到过这个问题。当时使用的ADC采样率为500ksps（每秒50万次采样），每个采样点12位，而UART波特率设置为921600。即使这样，UART的传输速度仍然只有ADC的1/5左右。这时候FIFO（先进先出队列）就成了救星，它就像个蓄水池，可以暂存ADC的高速数据，让UART慢慢"消化"。
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2. FIFO深度计算的实战经验
2.1 理论计算方法
FIFO深度的计算公式看起来简单：
code复制深度 ≥ (ADC数据产生速率 - UART数据消耗速率) × 缓冲时间
但实际操作中要考虑更多因素。以常见的场景为例：
- ADC采样率：1Msps，12位分辨率
- UART波特率：115200（实际字节传输速率约11.52KB/s）
- 每个ADC样本需要2个UART字节传输（12位数据分两次发送）
计算过程：
- ADC数据产生速率：1M样本/s × 2字节/样本 = 2MB/s
- UART消耗速率：11.52KB/s
- 速率差：2MB - 11.52KB ≈ 1988KB/s
- 如果要缓冲10ms数据：1988KB/s × 0.01s ≈ 20KB
这个计算结果显示需要约20KB的FIFO，但在资源有限的FPGA中完全不现实。实际上我们有更聪明的做法。
2.2 实际工程中的优化技巧
经过多个项目实践，我总结了几个关键经验：
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采样率动态调整：很多ADC支持降低采样率。如果应用允许，将1Msps降到100ksps，FIFO需求立即降低10倍。
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数据压缩：12位数据本可以用2字节传输，但如果采用自定义协议，可以压缩到1.5字节。
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批处理策略：不是每个样本都立即发送，而是积累到一定数量后批量传输。配合数据打包，能显著提高UART利用率。
verilog复制// 实际项目中使用的参数设置示例