从零构建BT656解码器：FPGA工程师的协议解析实战指南

在医疗影像设备、工业检测系统等专业领域，许多传统设备仍采用BT.656标准传输标清视频。当FPGA工程师需要将这些视频源接入现代处理系统时，面临一个关键选择：使用现成的IP核还是自主实现解码器？本文将带您深入BT.656协议内核，通过Verilog构建一个可配置的解码器，并分享实际工程中的调试技巧。

1. BT656协议深度解析与设计策略

BT.656协议作为ITU-R制定的数字视频接口标准，其精妙之处在于将时序信息与像素数据融合在单一数据流中。理解这个"自同步"机制是开发解码器的关键。

1.1 协议帧结构的三层视角

从物理层看，BT656数据流由连续的字节组成，每个时钟周期传输一个字节。但深入分析会发现三个逻辑层次：

• 帧/场结构：每帧包含顶场（偶数行）和底场（奇数行），以隔行扫描方式传输
• 行结构：每行由四个部分组成：

  text复制EAV + 水平消隐 + SAV + 有效视频数据
  

• 控制字结构：EAV/SAV同步字采用4字节编码，前三个字节为固定前缀FF 00 00，第四个字节携带关键状态信息

1.2 同步字XY字节的比特级解析

第四字节XY的每个比特都承载特定信息：

保护比特的计算公式为：

verilog复制P3 = V ^ H;
P2 = F ^ H; 
P1 = F ^ V;
P0 = F ^ V ^ H;

1.3 工程实现的关键挑战

在实际FPGA实现中，需要解决几个典型问题：

• 跨时钟域同步：当视频时钟与系统时钟不同源时，需要妥善处理亚稳态
• 消隐期处理：准确识别并跳过水平/垂直消隐区间
• 参数化设计：支持不同分辨率（如720x480与720x576）的灵活配置
• 时序收敛：满足27MHz（标清）时钟下的时序要求

提示：在Xilinx FPGA中，建议使用IDDR原语处理字节数据，可显著改善时序

2. Verilog解码器核心架构设计

2.1 模块化设计框图

我们采用三级流水线结构实现解码器：

code复制                      +---------------+
                      | 字节同步检测 |---> EAV/SAV识别
                      +-------|-------+
                              |
                      +-------v-------+
                      | 状态机控制器 |---> 场/行状态跟踪
                      +-------|-------+
                              |
                      +-------v-------+
                      | 数据分配器   |---> YCbCr数据输出
                      +---------------+

2.2 参数化模块接口

verilog复制module bt656_decoder #(
    parameter DATA_WIDTH = 8,
    parameter IMG_WIDTH = 720,
    parameter IMG_HEIGHT = 576
)(
    input wire clk,
    input wire reset_n,
    input wire [DATA_WIDTH-1:0] bt656_data,
    output reg [DATA_WIDTH-1:0] y_data,
    output reg [DATA_WIDTH-1:0] cb_data,
    output reg [DATA_WIDTH-1:0] cr_data,
    output reg video_valid,
    output reg vsync,
    output reg field
);

2.3 四步状态机设计

采用改进的Moore状态机，包含五个状态：

1. IDLE：等待EAV出现
2. VBANK：垂直消隐期处理
3. HBANK：水平消隐期处理
4. ACTIVE：有效视频数据处理
5. FIELD_END：场结束处理

状态转移条件基于EAV/SAV检测：

verilog复制always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
        state <= IDLE;
    end else begin
        case(state)
            IDLE: if (eav_detected) state <= VBANK;
            VBANK: if (sav_detected) state <= HBANK;
            HBANK: if (eav_detected) state <= ACTIVE;
            ACTIVE: if (eav_detected) state <= FIELD_END;
            FIELD_END: if (sav_detected) state <= HBANK;
        endcase
    end
end

3. 关键电路实现细节

3.1 同步字检测电路

采用四级移位寄存器实现序列检测：

verilog复制reg [7:0] shift_reg[3:0];

always @(posedge clk) begin
    shift_reg[0] <= bt656_data;
    for (int i=1; i<4; i++) begin
        shift_reg[i] <= shift_reg[i-1];
    end
end

wire eav_detected = (shift_reg[3]==8'hFF) && 
                   (shift_reg[2]==8'h00) &&
                   (shift_reg[1]==8'h00) &&
                   ((shift_reg[0] & 8'hF0) == 8'hA0);

wire sav_detected = (shift_reg[3]==8'hFF) &&
                   (shift_reg[2]==8'h00) &&
                   (shift_reg[1]==8'h00) &&
                   ((shift_reg[0] & 8'hF0) == 8'h80);

3.2 数据分离与YUV处理

BT.656采用YCbCr 4:2:2格式，需交替输出Y和CbCr分量：

verilog复制reg component_sel; // 0=Y, 1=Cb/Cr

always @(posedge clk) begin
    if (video_valid) begin
        component_sel <= ~component_sel;
        if (!component_sel) begin
            y_data <= bt656_data;
        end else begin
            {cb_data, cr_data} <= {bt656_data, cr_data};
        end
    end
end

3.3 行计数器设计

精确的行计数需要结合场信息：

verilog复制reg [10:0] line_count;

always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
        line_count <= 0;
    end else if (vsync) begin
        line_count <= 0;
    end else if (eav_detected && !V) begin
        line_count <= line_count + 1;
    end
end

4. 仿真验证与调试技巧

4.1 测试平台构建

使用SystemVerilog构建自动化测试环境：

verilog复制module tb_bt656_decoder;
    reg clk = 0;
    always #18.519 clk = ~clk; // 27MHz时钟
    
    task send_eav(input [7:0] xy);
        {data[0], data[1], data[2], data[3]} = {8'hFF, 8'h00, 8'h00, xy};
    endtask
    
    initial begin
        // 发送测试序列
        send_eav(8'hAB); // EAV, 场1, 消隐
        // ...更多测试用例
    end
endmodule

4.2 关键信号检查点

调试时应重点关注以下信号：

1. 状态机状态：确保按预期转换
2. video_valid：仅在有效视频数据期间置高
3. 场计数器：检查奇偶场交替是否正确
4. 数据对齐：Y与CbCr分量是否匹配

4.3 实际工程中的常见问题

• 问题1：SAV后第一个数据不是Y分量

  • 解决方案：在状态机中添加延迟计数器

• 问题2：场同步信号抖动

  • 解决方案：添加去抖滤波器

• 问题3：色度分量错位

  • 解决方案：检查Cb/Cr采样时钟相位

注意：在Altera器件中，建议使用SignalTap II捕获实际硬件信号，比仿真更可靠

5. 进阶优化与扩展

5.1 动态配置接口

添加AXI-Lite接口实现运行时配置：

verilog复制module bt656_decoder_axi #(
    parameter C_S_AXI_DATA_WIDTH = 32
)(
    // AXI接口
    input wire S_AXI_ACLK,
    input wire S_AXI_ARESETN,
    input wire [31:0] S_AXI_AWADDR,
    // ...其他AXI信号
    
    // 视频接口
    input wire bt656_clk,
    input wire [7:0] bt656_data
);

5.2 性能优化技巧

1. 流水线设计：将EAV检测与数据处理并行化
2. 双缓冲输出：避免数据路径上的气泡
3. 时钟门控：在消隐期降低功耗

5.3 多格式支持扩展

通过参数化设计支持相关标准：

verilog复制generate
    if (STANDARD == "BT656") begin
        // BT.656特定逻辑
    end else if (STANDARD == "BT1120") begin
        // BT.1120高清接口逻辑
    end
endgenerate

在Xilinx Vivado中实现时，添加以下约束确保时序：

tcl复制create_clock -name vid_clk -period 37.037 [get_ports bt656_clk]
set_input_delay -clock vid_clk 2.0 [get_ports bt656_data]