从BT656到SDTV：手把手解析PAL制式720x576视频的每一行数据（含EAV/SAV详解）

在嵌入式视频处理领域，真正理解原始数据流的结构就像掌握了一门机器视觉的母语。当你的FPGA开发板接收到摄像头传来的BT656数据流时，那一串串十六进制数字背后隐藏着怎样的时空密码？本文将带你深入PAL制式视频的微观世界，用工程师的视角拆解每一字节的语义。

1. PAL制式的时空坐标系

PAL制式作为标清时代的经典标准，其720x576分辨率背后是一套精密的时空编码系统。不同于现代HDMI传输的封装数据，BT656协议将视频的时空信息直接编码在数据流中——这就像在每一帧画面里嵌入了隐形的经纬网。

关键参数速览：

• 帧率：25fps（隔行扫描）
• 每帧行数：625行（含消隐）
• 有效行数：576行（288行/场）
• 行周期：64μs（含12μs水平消隐）

注意：PAL制式的"576i"标注中，"i"代表interlaced隔行扫描，这是理解场结构的关键

2. 解剖BT656数据帧

2.1 帧场结构的三明治模型

一个完整的PAL帧就像精心分层的三明治：

code复制┌───────────────────────────┐
│ 垂直消隐顶场 (45行)       │
├───────────────────────────┤
│ 有效视频顶场 (288偶数行)  │
├───────────────────────────┤
│ 垂直消隐中场 (5行)        │
├───────────────────────────┤
│ 有效视频底场 (288奇数行)  │
├───────────────────────────┤
│ 垂直消隐底场 (44行)       │
└───────────────────────────┘

2.2 行的量子化构成

每行数据都是严格定长的1440字节，其构成堪称数字视频的"基本粒子"：

c复制struct BT656_line {
    uint8_t EAV[4];         // 结束标记
    uint8_t horizontal_blanking[280]; // 水平消隐
    uint8_t SAV[4];         // 开始标记 
    uint8_t active_video[1440]; // 有效像素
};

字节分配原理：

• 720像素 × 2字节 = 1440字节（YCbCr 4:2:2）
• 消隐期占280字节（含色同步信号）
• EAV/SAV各占4字节

3. EAV/SAV的位级密码学

3.1 同步码的DNA结构

EAV/SAV的4字节组合是视频流的遗传密码：

code复制FF 00 00 XY

其中XY字节的每一位都是状态标志：

code复制7 6 5 4 3 2 1 0
└─┴─┴─┴─┴─┴─┴─┘
F V H P3P2P1P0

位掩码定义：

python复制F_BIT  = 0x80  # 场标识 (0:顶场 1:底场)
V_BIT  = 0x40  # 消隐期 (1:消隐 0:有效)
H_BIT  = 0x20  # 行标记 (0:SAV 1:EAV)
P_BITS = 0x0F  # 校验位

3.2 校验位的汉明码

保护位(P0-P3)采用汉明码校验算法：

python复制def calc_parity(f, v, h):
    p0 = f ^ v ^ h
    p1 = f ^ v
    p2 = f ^ h
    p3 = v ^ h
    return (p0 | p1<<1 | p2<<2 | p3<<3)

常见状态码示例：

4. 实战：用Python解析数据流

4.1 行同步检测器

python复制def find_sync(data):
    sync_pos = []
    for i in range(len(data)-3):
        if data[i]==0xFF and data[i+1]==0 and data[i+2]==0:
            xy = data[i+3]
            if (xy & 0xF0) in [0x80, 0xC0, 0x90, 0xD0]:
                sync_type = "SAV" if not (xy & 0x20) else "EAV"
                sync_pos.append((i, sync_type, xy))
    return sync_pos

4.2 场序分析仪

python复制def analyze_fields(sync_list):
    field_sequence = []
    for pos, typ, xy in sync_list:
        field = "Top" if not (xy & 0x80) else "Bottom"
        blanking = "Blanking" if (xy & 0x40) else "Active"
        field_sequence.append(f"{field} Field {blanking} {typ}")
    return field_sequence

5. 逻辑分析仪实战技巧

当用Saleae逻辑分析仪抓取BT656信号时：

触发设置：

• 模式：序列触发
• 第一级：FFh (8bit)
• 第二级：00h (间隔1周期)
• 第三级：00h (间隔1周期)

波形解读要点：

1. 先定位所有EAV/SAV位置
2. 根据XY字节解码场信息
3. 测量EAV到SAV的时间差（应≈12μs）
4. 检查1440字节有效数据是否完整

专业提示：在108MHz采样率下，每个BT656字节对应约9.26ns，整行约13.3μs

6. FPGA处理架构设计建议

对于Xilinx Vivado工程：

BT656解码模块：

verilog复制module bt656_decoder(
    input clk_27MHz,
    input [7:0] data_in,
    output reg [7:0] y_out,
    output reg [7:0] cb_out,
    output reg [7:0] cr_out,
    output reg active_video
);

reg [1:0] state;
reg [10:0] pixel_count;
reg [8:0] line_count;
reg field_flag;

always @(posedge clk_27MHz) begin
    case(state)
        0: begin // 检测SAV
            if(&data_in[7:0]) state <= 1;
        end
        1: begin // 检查00
            if(!data_in) state <= 2;
            else state <= 0;
        end
        2: begin // 检查XY
            if(!data_in) begin
                state <= 3;
                field_flag <= data_in[7];
                pixel_count <= 0;
            end else state <= 0;
        end
        3: begin // 有效视频处理
            if(pixel_count < 1440) begin
                // 交替输出Y/CbCr
                if(pixel_count[0]) {cb_out, cr_out} <= {data_in, data_in};
                else y_out <= data_in;
                pixel_count <= pixel_count + 1;
            end else state <= 0;
        end
    endcase
end
endmodule

时序约束关键点：

• 建立时间：2ns (相对于27MHz时钟)
• 保持时间：1ns
• 数据有效窗：约30ns

7. 常见问题排错指南

在最近的一个无人机图传项目中，我们遇到场标识位偶尔跳变的问题。后来发现是电缆过长导致F位在传输中被干扰，通过添加简单的多数表决逻辑解决了问题——有时最基础的解决方案反而最有效。