【FPGA】从零构建一个简易CPU：Verilog模块化设计与状态机控制

1. 从零开始：CPU设计的基本原理

第一次接触CPU设计时，我完全被那些专业术语吓到了。什么程序计数器、指令寄存器、运算逻辑单元，听起来就像天书一样。但当我真正动手用Verilog实现一个简易CPU后，才发现这些概念其实都很直观。就像搭积木一样，每个模块都有明确的功能，组合起来就能完成复杂的计算任务。

CPU的核心工作流程可以简化为三个基本步骤：取指、译码和执行。想象你是一个厨师，取指就像从菜谱上读取下一步要做什么；译码就是理解这个指令的含义；执行则是实际动手操作。在硬件层面，这个过程由几个关键模块协同完成：

• 程序计数器(PC)：相当于菜谱的书签，记录当前执行到哪一步
• 指令寄存器(IR)：负责暂时存放和解析当前要执行的指令
• 运算逻辑单元(ALU)：相当于厨师的双手，实际完成加减乘除等操作
• 累加寄存器(AC)：就像工作台，临时存放正在处理的食材

我刚开始设计时犯了个典型错误——试图把所有功能塞进一个模块。结果代码乱成一团，调试起来简直要命。后来才明白模块化设计的重要性：每个功能单元独立实现，通过清晰的接口交互。这不仅让代码更易维护，还能方便地替换或升级某个组件。

2. 模块化设计：拆解CPU核心组件

2.1 程序计数器(PC)的实现

PC模块是CPU的"导航系统"，我把它设计成一个带复位和使能功能的8位计数器。关键点在于要支持两种工作模式：顺序执行(PC+1)和跳转执行。下面是经过多次调试后的稳定版本：

verilog复制module program_counter(
    input clk,         // 时钟信号
    input rst,         // 复位信号
    input en,          // 使能信号
    input jump,        // 跳转指令
    input [7:0] addr,  // 跳转地址
    output reg [7:0] pc_addr // 当前指令地址
);
always@(posedge clk or negedge rst) begin
    if(!rst) begin
        pc_addr <= 8'b0;  // 复位时清零
    end else if(en) begin
        pc_addr <= jump ? addr : pc_addr + 1; // 跳转或自增
    end
end
endmodule

实际调试中发现一个有趣现象：如果不加使能信号(en)，PC会在每个时钟周期都自增，导致指令执行失控。这让我深刻理解了时钟控制的重要性——就像音乐节拍器，确保每个部件按节奏工作。

2.2 指令寄存器(IR)的设计技巧

IR模块是CPU的"翻译官"，负责将二进制指令解码为控制信号。我的设计支持16位指令，前8位是操作码，后8位是地址码。关键是要生成正确的控制信号：

verilog复制module instruction_register(
    input clk,
    input rst,
    input ir_en,        // 使能信号
    input [15:0] data,  // 原始指令
    output reg [3:0] operation, // ALU操作码
    output reg file_en,  // 存储器使能
    output reg jump,     // 跳转指令
    output reg [1:0] ac_en, // AC控制
    output reg [7:0] addr   // 地址输出
);
// 指令解码逻辑
always@(posedge clk) begin
    if(ir_en) begin
        case(data[15:14])
            2'b01: begin  // 算术运算
                alu_en <= 1;
                operation <= data[13:10];
            end
            2'b10: begin  // 存储器操作
                file_en <= 1;
                addr <= data[7:0];
            end
            2'b11: begin  // 跳转
                jump <= 1;
                addr <= data[7:0];
            end
        endcase
    end
end
endmodule

这里有个设计陷阱：最初我忘了加寄存器暂存状态，导致控制信号提前消失。后来添加了ir_state寄存器后问题解决。这教会我一个重要原则：关键信号需要保持足够的时钟周期。

3. 状态机设计：CPU的指挥中枢

3.1 四步状态机的工作原理

状态机是CPU的"大脑"，协调各模块的工作时序。我采用经典的S1-S4四状态设计：

1. S1(取指)：PC输出地址，指令存储器准备数据
2. S2(译码)：IR解析指令，生成控制信号
3. S3(执行)：ALU或存储器执行操作
4. S4(写回)：结果写回寄存器，更新PC

对应的Verilog实现如下：

verilog复制module generator(
    input clk,
    input rst,
    output wire pc_en,
    output wire ir_en
);
reg [3:0] state;
parameter S1=4'b0001, S2=4'b0010, S3=4'b0100, S4=4'b1000;

always@(posedge clk) begin
    case(state)
        S1: state <= S2;
        S2: state <= S3;
        S3: state <= S4;
        S4: state <= S1;
    endcase
end

assign pc_en = (state==S1); // S1阶段PC工作
assign ir_en = (state==S2); // S2阶段IR工作
endmodule

实测发现状态编码采用独热码(one-hot)更可靠，相比二进制编码能避免毛刺问题。每个状态对应一个独立的触发器，虽然多用了一些资源，但稳定性大幅提升。

3.2 状态转移的时序控制

时序是状态机设计的核心难点。我最初版本经常出现状态竞争，后来通过以下改进解决了问题：

1. 所有寄存器操作都在时钟上升沿触发
2. 组合逻辑输出使用assign持续赋值
3. 关键路径添加流水线寄存器
4. 状态转移条件严格同步

调试时用SignalTap抓取的波形显示，状态切换需要2-3个时钟周期才能稳定。这提醒我：硬件设计与软件编程不同，必须考虑物理延迟。一个实用的技巧是在状态机中加入"等待状态"，给信号传播留出足够时间。

4. 完整实现：从模块到系统集成

4.1 ALU与存储器的协同设计

ALU是CPU的"计算引擎"，我实现了8种基本运算。设计时特别注意了数据通路宽度匹配：

verilog复制module alu(
    input clk,
    input rst,
    input en,
    input [3:0] operation,
    input [7:0] ac,
    output reg [7:0] alu_out
);
reg [7:0] r; // 辅助寄存器

always@(posedge clk) begin
    if(en) begin
        case(operation)
            4'b0000: r <= ac;      // MOVAC
            4'b0010: alu_out <= ac + r; // ADD
            4'b0110: alu_out <= ac & r; // AND
            // 其他运算...
        endcase
    end
end
endmodule

存储器模块设计时，我预先初始化了一些测试数据。这个小技巧极大方便了后续调试：

verilog复制module file(
    input clk,
    input file_en,
    input [3:0] operation,
    input [7:0] addr,
    input [7:0] ac,
    output reg [7:0] file_out
);
reg [7:0] mem [0:15]; // 16x8位存储器

initial begin // 初始化测试数据
    mem[0] = 8'h01;
    mem[1] = 8'h02;
    // ...
end
endmodule

4.2 系统集成与调试经验

顶层模块像拼积木一样连接各个组件。这里分享几个实用技巧：

1. 信号命名采用"模块名_信号名"规范（如pc_addr）
2. 关键路径添加LED指示灯方便调试
3. 预留SignalTap调试接口
4. 重要信号引出到GPIO测试点

遇到的最棘手问题是状态机与ALU的时序冲突。通过添加流水线寄存器最终解决，这让我明白：模块间时序匹配与功能正确同等重要。

5. 仿真验证与性能优化

5.1 Modelsim仿真实战

仿真测试是验证设计的关键步骤。我的测试方案包括：

1. 复位测试：验证初始状态
2. 单指令测试：逐条验证功能
3. 程序流测试：验证跳转逻辑
4. 边界测试：极值情况验证

典型的测试激励代码如下：

verilog复制initial begin
    rst = 0; // 初始复位
    #20 rst = 1;
    
    // 测试ADD指令
    #100 data_in = 16'b010010_00_00000001; 
    #100 $display("AC=%h", ac);
end

仿真波形分析时，我习惯将相关信号分组显示：控制信号一组，数据信号一组，状态信号一组。这样能快速定位问题。

5.2 常见问题排查指南

根据我的踩坑经验，整理出这个排查清单：

1. PC不更新：检查使能信号和时钟连接
2. 指令解码错误：确认操作码映射关系
3. ALU结果异常：检查数据通路位宽
4. 状态机卡死：验证状态转移条件
5. 时序违例：调整时钟频率或添加流水线

有个记忆深刻的调试案例：仿真时一切正常，但烧写到FPGA后运行不稳定。最终发现是时钟信号走线过长导致抖动，添加全局时钟缓冲后问题解决。