【FPGA】从零构建一个简易CPU：Verilog模块化设计与状态机控制

1. 从零开始：CPU设计的基本原理

第一次接触CPU设计时，我完全被那些专业术语吓到了。什么程序计数器、指令寄存器、运算逻辑单元，听起来就像天书一样。但当我真正动手用Verilog实现一个简易CPU后，才发现这些概念其实都很直观。就像搭积木一样，每个模块都有明确的功能，组合起来就能完成复杂的计算任务。

CPU的核心工作流程可以简化为三个基本步骤：取指、译码和执行。想象你是一个厨师，取指就像从菜谱上读取下一步要做什么；译码就是理解这个指令的含义；执行则是实际动手操作。在硬件层面，这个过程由几个关键模块协同完成：

• 程序计数器(PC)：相当于菜谱的书签，记录当前执行到哪一步
• 指令寄存器(IR)：负责暂时存放和解析当前要执行的指令
• 运算逻辑单元(ALU)：相当于厨师的双手，实际完成加减乘除等操作
• 累加寄存器(AC)：就像工作台，临时存放正在处理的食材

我刚开始设计时犯了个典型错误——试图把所有功能塞进一个模块。结果代码乱成一团，调试起来简直要命。后来才明白模块化设计的重要性：每个功能单元独立实现，通过清晰的接口交互。这不仅让代码更易维护，还能方便地替换或升级某个组件。

2. 模块化设计：拆解CPU核心组件

2.1 程序计数器(PC)的实现

PC模块是CPU的"导航系统"，我把它设计成一个带复位和使能功能的8位计数器。关键点在于要支持两种工作模式：顺序执行(PC+1)和跳转执行。下面是经过多次调试后的稳定版本：

verilog复制module program_counter(
    input clk,         // 时钟信号
    input rst,         // 复位信号
    input en,          // 使能信号
    input jump,        // 跳转指令
    input [7:0] addr,  // 跳转地址
    output reg [7:0] pc_addr // 当前指令地址
);
always@(posedge clk or negedge rst) begin
    if(!rst) begin
        pc_addr <= 8'b0;  // 复位时清零
    end else if(en