数字钟的Verilog重构：从74系列芯片到现代HDL设计范式

第一次用74系列芯片搭建数字钟的经历，相信很多硬件工程师都记忆犹新——那些密密麻麻的与非门、计数器芯片和飞线，调试时总有几个信号死活对不上。如今当我们掌握了Verilog这类硬件描述语言，是时候重新思考：如何用现代数字设计方法重构这个经典项目？本文将带你从传统电路设计过渡到HDL实现，重点解决12/24进制切换的状态机设计、闹钟模块的优雅实现，以及两种方法在FPGA资源占用上的量化对比。

1. 传统设计的问题意识与HDL解决思路

用74LS160搭建的数字钟电路，本质上是通过芯片互联实现状态转移。以12/24进制切换为例，原始方案需要：

• 2片74LS160N计数器（个位和十位）
• 74LS00N与非门处理置数逻辑
• 74LS74N触发器处理进位信号
• 手动布线实现模式切换

这种设计存在三个明显痛点：信号竞争风险（如置数信号与时钟边沿的关系）、扩展性差（添加贪睡功能需额外芯片）、调试困难（无法实时观察内部状态）。而用Verilog重构时，我们可以：

verilog复制// 状态编码示例
typedef enum logic [1:0] {
    MODE_12H = 2'b01,
    MODE_24H = 2'b10
} time_mode_t;

// 核心状态机片段
always_ff @(posedge clk) begin
    case(current_mode)
        MODE_12H: hour <= (hour == 12) ? 1 : hour + 1;
        MODE_24H: hour <= (hour == 23) ? 0 : hour + 1;
    endcase
end

这种描述方式直接将设计意图转化为硬件行为，避免了底层电路细节的纠缠。下表对比两种实现的关键差异：

2. 时钟核心模块的层次化设计

2.1 计数器链的Verilog表达

传统设计中需要分别实现60进制（秒/分）和24进制（时）计数器，Verilog可以通过模块实例化构建层次结构：

verilog复制module clock_core (
    input  logic       clk,
    input  logic       rst_n,
    input  time_mode_t mode,
    output time_t      current_time
);
    // 秒计数器（0-59）
    counter #(.MAX(59)) u_sec_counter (
        .clk    (clk),
        .rst_n  (rst_n),
        .enable (1'b1),
        .value  (current_time.sec),
        .carry  (min_enable)
    );
    
    // 分计数器（0-59） 
    counter #(.MAX(59)) u_min_counter (
        .clk    (clk),
        .rst_n  (rst_n),
        .enable (min_enable),
        .value  (current_time.min),
        .carry  (hour_enable)
    );
    
    // 小时计数器（模式相关）
    hour_counter u_hour_counter (
        .clk      (clk),
        .rst_n    (rst_n),
        .enable   (hour_enable),
        .mode     (mode),
        .hour     (current_time.hour)
    );
endmodule

这种结构清晰展现了时钟的时间递进关系，每个计数器模块只需关注自己的计数逻辑，通过carry信号触发下一级。相比原始设计中需要精心计算与非门连接方式，HDL的描述更贴近问题本质。

2.2 12/24进制切换的状态机实现

原始方案用单刀双掷开关选择不同的置数逻辑，Verilog中可以用状态机优雅实现：

verilog复制module hour_counter (
    input  logic       clk,
    input  logic       rst_n,
    input  logic       enable,
    input  time_mode_t mode,
    output logic [4:0] hour
);
    always_ff @(posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            hour <= (mode == MODE_12H) ? 5'd1 : 5'd0;
        end
        else if (enable) begin
            case(mode)
                MODE_12H: hour <= (hour == 12) ? 5'd1 : hour + 5'd1;
                MODE_24H: hour <= (hour == 23) ? 5'd0 : hour + 5'd1;
            endcase
        end
    end
    
    // AM/PM指示生成
    assign pm_indicator = (mode == MODE_12H) && (hour >= 12);
endmodule

这里引入的参数化设计让代码具备以下优势：

• 模式切换变为纯粹的逻辑运算
• 复位值根据当前模式自动适配
• 可扩展添加AM/PM指示信号

3. 闹钟模块的优化实现策略

原始设计使用5片74LS85比较器进行并行比较，Verilog可以通过向量比较简化这一过程：

verilog复制module alarm (
    input  time_t current_time,
    input  time_t alarm_setting,
    output logic  alarm_trigger
);
    // 基础比较逻辑
    assign alarm_trigger = (current_time.hour == alarm_setting.hour) 
                        && (current_time.min == alarm_setting.min);
    
    // 带使能的版本
    logic alarm_active;
    always_ff @(posedge clk) begin
        if (alarm_trigger && alarm_active) begin
            alarm_output <= 1'b1;
        end
        else if (snooze_pressed) begin
            alarm_output <= 1'b0;
            // 贪睡逻辑：9分钟后再次触发
            next_alarm_time <= current_time + 9;
        end
    end
endmodule

这种实现方式天然支持功能扩展：

• 多闹钟支持：只需增加比较器实例
• 贪睡功能：通过时间偏移实现
• 智能关闭：添加运动检测等条件

下表展示两种闹钟实现的资源占用对比（基于Xilinx Artix-7评估）：

4. 工程实践中的进阶技巧

4.1 跨时钟域处理

当引入按键消抖、外部RTC等异步信号时，需要特别注意：

verilog复制// 按键输入的同步化处理
logic [1:0] mode_switch_sync;
always_ff @(posedge clk) begin
    mode_switch_sync <= {mode_switch_sync[0], mode_switch_raw};
end

// 边沿检测
logic mode_switch_prev;
always_ff @(posedge clk) begin
    mode_switch_prev <= mode_switch_sync[1];
    if (mode_switch_prev && !mode_switch_sync[1]) begin
        current_mode <= (current_mode == MODE_12H) ? MODE_24H : MODE_12H;
    end
end

4.2 显示驱动优化

原始设计需要处理7段数码管的直接驱动，Verilog中可以封装显示逻辑：

verilog复制module display_driver (
    input  time_t      time_data,
    input  time_mode_t mode,
    output seg_t       seg_out,
    output logic [3:0] digit_sel
);
    // 时分秒多路复用
    always_comb begin
        case(digit_sel)
            4'b1110: seg_data = bin_to_seg(time_data.sec % 10);
            4'b1101: seg_data = bin_to_seg(time_data.sec / 10);
            // ...其他位选择
        endcase
    end
    
    // 自动刷新控制
    always_ff @(posedge refresh_clk) begin
        digit_sel <= {digit_sel[2:0], digit_sel[3]};
    end
endmodule

4.3 仿真测试要点

构建完善的测试平台能极大提升开发效率：

verilog复制initial begin
    // 初始化
    rst_n = 0;
    mode = MODE_24H;
    #100 rst_n = 1;
    
    // 测试24小时模式
    repeat(86400) @(posedge clk); // 运行完整一天
    
    // 切换模式测试
    mode = MODE_12H;
    repeat(43200) @(posedge clk); // 12小时模式运行
    
    // 闹钟测试
    set_alarm_time(6, 30);
    #(6*3600*1000 + 30*60*1000) // 等待到6:30
    if (!alarm_out) $error("Alarm failed to trigger");
    
    $finish;
end

在工程实践中，我常遇到三个典型问题：

1. 计数器不同步：确保所有时钟模块使用相同的使能信号链
2. 显示闪烁：刷新率需保持在50Hz以上，避免人眼察觉
3. 综合后功能异常：检查是否被优化器移除了"无用"逻辑