【AD9361 并行数据接口实战】CMOS模式下的TDD/FDD时序与配置详解

1. AD9361并行数据接口基础认知

第一次接触AD9361的并行数据接口时，我完全被各种模式搞晕了。这块射频收发芯片的灵活性确实强大，但配置起来也真够复杂的。简单来说，AD9361支持CMOS和LVDS两种数字接口标准，我们今天重点聊CMOS并行接口的实战应用。

CMOS并行接口最大的特点就是布线简单、成本低，特别适合对功耗和成本敏感的中低速应用场景。根据我的项目经验，在61.44MHz以下的数据速率时，CMOS接口完全够用，而且能省去LVDS所需的差分对和端接电阻。不过要注意，CMOS接口的抗干扰能力确实不如LVDS，所以在PCB布局时要特别注意数据线的等长和屏蔽。

AD9361的并行接口有四个关键信号：

• DATA_CLK：数据时钟，由AD9361输出
• FB_CLK：反馈时钟，用于发送路径
• Rx_FRAME/Tx_FRAME：帧同步信号
• ENABLE：使能信号

这四种工作模式的选择主要取决于三个因素：

1. 系统是TDD还是FDD制式
2. 需要的数据吞吐量
3. FPGA端可用的IO资源

我在实际项目中遇到过这样的情况：客户原本计划用LVDS接口，后来发现FPGA的IO不够用，最后不得不改用CMOS接口。这也说明理解各种接口模式的重要性。

2. 单端口半双工模式(SHC)详解

SHC模式是我在TDD系统中最常用的配置，它的最大优势就是节省IO资源。记得第一次用这个模式时，我花了整整两天才调通时序，现在想想都是血泪史啊。

核心特点：

• 数据线双向复用，12位总线既用于发送也用于接收
• 最大支持61.44MHz数据速率
• 适合1R1T、2R1T等各类收发配置

配置要点中最容易出错的是SPI寄存器0x012的交换端口位。我有次调试时忘了设置这个位，结果数据方向完全反了，排查了半天才发现问题。正确的配置流程应该是：

1. 设置寄存器0x010[3:0]为0001（SHC模式）
2. 配置0x012[6]确定使用哪个物理端口
3. 设置0x010[4]选择SDR或DDR模式

时序关键点：

• Rx阶段：AD9361在DATA_CLK上升沿输出数据
• Tx阶段：FPGA需要在FB_CLK上升沿前稳定数据
• 建立时间至少2ns，保持时间至少1ns

实测中发现，在DDR模式下时序裕量会变小，建议PCB走线长度差控制在50mil以内。我有个项目因为走线不等长导致数据出错，最后不得不降频使用。

数据格式方面要注意的是I/Q交错方式：

• 1R1T系统：I,Q,I,Q...（2路交错）
• 2R2T系统：I1,Q1,I2,Q2...（4路交错）

有个实用技巧：在2R1T系统中，未使用的时隙可以填充固定值（比如0x000），这样能降低总线翻转率，实测能减少约15%的功耗。

3. 单端口全双工模式(SFC)实战

SFC模式适合那些需要同时收发但数据速率不高的FDD系统。第一次看到把12位总线拆成两个6位用的时候，我觉得这设计真够巧妙的。

模式特点：

• 6位用于发送，6位用于接收
• 最大支持30.72MHz数据速率
• 全双工操作，但总吞吐量受限

配置时最容易忽略的是数据重组问题。因为12位数据被拆分成两个6位传输，所以FPGA端需要这样处理：

verilog复制// 接收数据处理示例
always @(posedge data_clk) begin
    if(rx_frame) begin
        rx_data_msb <= p0_d[5:0]; // 第一个时钟捕获高6位
        rx_data_lsb <= p0_d[5:0]; // 第二个时钟捕获低6位
        rx_valid <= 1'b1;
    end
    // 组合成12位数据
    rx_data_full <= {rx_data_msb[5:0], rx_data_lsb[5:0]};
end

关键时序参数：

• 发送路径：FB_CLK到P0_D[11:6]的建立时间≥3ns
• 接收路径：P0_D[5:0]到DATA_CLK的保持时间≥1.5ns

在实际项目中，我发现SFC模式对时钟质量特别敏感。有次因为时钟抖动太大导致误码率高，后来换了更稳定的时钟源才解决。建议使用jitter<50ps的时钟发生器。

数据交错方式比SHC模式更复杂：

• 1R1T系统：I_MSB, Q_MSB, I_LSB, Q_LSB...（4路交错）
• 2R2T系统：8路交错

有个省功耗的技巧：把不用的数据位固定在0x00或0x3F，可以减少总线切换噪声。我在一个物联网项目中这样优化后，系统待机电流降低了8mA。

4. 双端口半双工模式(DHC)配置指南

当数据速率超过61.44MHz时，SHC模式就不够用了，这时DHC模式就是更好的选择。不过它需要两套数据总线，对FPGA的IO资源要求更高。

模式优势：

• 支持高达122.88MHz数据速率
• P0专用于I数据，P1专用于Q数据
• 仍保持TDD的半双工特性

配置时有个坑要注意：虽然说是双端口，但两个端口的时序是同步的。我有次把两个端口接到FPGA的不同bank，结果因为时钟偏移导致I/Q数据错位。正确的连接方式应该是：

1. P0_D[11:0]和P1_D[11:0]接到FPGA同一bank
2. DATA_CLK走全局时钟网络
3. 保持两组数据线长度匹配（±100mil以内）

关键寄存器设置：

• 0x010[3:0]=0010（DHC模式）
• 0x011[1:0]设置数据速率
• 0x05C[7]使能双端口

数据格式相对简单：

• 1R1T系统：
  P0: I, I, I...
  P1: Q, Q, Q...
• 2R2T系统：
  P0: I1, I2, I1, I2...
  P1: Q1, Q2, Q1, Q2...

时序方面最严格的是FB_CLK到数据线的建立时间，建议预留至少3ns的裕量。我在一个5G小基站项目中使用DHC模式时，因为时序紧张不得不做了如下优化：

1. 提升FPGA的IO驱动强度
2. 减小传输线长度
3. 在靠近AD9361端添加33Ω串联电阻

5. 双端口全双工模式(DFC)高级应用

DFC模式是性能最强大的配置，适合高要求的FDD系统。不过它需要两套独立的数据总线，对硬件设计挑战较大。

核心特性：

• P0专用于接收，P1专用于发送
• 支持61.44MHz全双工数据速率
• 时序要求最为严格

在最近的一个微波回传项目中，我使用DFC模式实现了60MHz的连续收发。配置时特别注意以下几点：

1. 两个端口的PCB走线要完全对称
2. 时钟信号要使用低jitter的差分时钟
3. 电源滤波要格外加强（特别是1.3V数字电源）

关键寄存器配置：

c复制// DFC模式初始化示例
spi_write(0x010, 0x03);  // 设置DFC模式
spi_write(0x011, 0x20);  // DDR模式
spi_write(0x05C, 0x80);  // 使能双端口

数据格式与SHC类似，但是分端口传输：

• 接收端(P0)：I,Q,I,Q...
• 发送端(P1)：I,Q,I,Q...

时序方面最敏感的是时钟-数据的偏斜(skew)。建议：

• 使用示波器测量CLK与数据的实际延迟
• 在FPGA中配置IDELAY调整采样点
• 保持数据线长度差<50mil

我在调试时发现，DFC模式下电源噪声会明显影响EVM指标。解决方法包括：

1. 每个电源引脚加10uF+0.1uF去耦
2. 数字电源与模拟电源严格隔离
3. 使用低ESR的MLCC电容

6. 实际工程中的经验分享

调通AD9361的并行接口需要耐心和技巧。根据我踩过的坑，总结几个实用建议：

1. PCB设计要点：

• 数据线按组走线，保持等长
• 时钟信号用差分传输
• 避免跨分割区走线
• 电源去耦电容尽量靠近芯片

2. 调试技巧：

• 先用低速模式验证功能
• 逐步提高时钟频率
• 用SignalTap抓取原始数据
• 注意观察帧信号对齐

3. 常见问题排查：

• 数据全零：检查ENABLE信号
• 数据错位：检查时钟极性
• 随机错误：检查电源噪声
• 间歇性失败：检查建立保持时间

有个案例很有意思：客户反映接收数据偶尔出错，最后发现是FPGA的IO电压与AD9361不匹配。AD9361的CMOS接口电压由VDD_IO决定，必须与FPGA的IO电压一致。