余淏1. 电容的"通交流隔直流"真的是这样吗？
我第一次看到晶振电路上并联电容的设计时，整个人都懵了。按照教科书上的说法，电容不是"通交流、隔直流"吗？那晶振输出的交流信号岂不是全被滤掉了？后来我用Multisim做了个仿真，结果完全颠覆了我的认知。
仿真电路很简单：10MHz晶振输出端接一个10pF电容到地。按照传统理解，这个电容应该会把所有交流信号都短路到地。但实际波形显示，信号完好无损地通过了！这让我意识到，我们对电容的理解可能太片面了。
深入分析后发现，电容的阻抗公式Z=1/(jωC)揭示了关键：阻抗与频率成反比。在10MHz时，10pF电容的阻抗约为1.6kΩ，这个阻抗足够大，不会完全短路信号。但如果频率提高到100MHz，阻抗就会降到160Ω，这时滤波效果就明显了。
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2. 低通滤波器的设计实战
要设计一个有效的低通滤波器，我们需要先理解截止频率的概念。以常见的RC滤波器为例，当输出信号幅度下降到输入的70.7%（即-3dB点）时对应的频率就是截止频率fc=1/(2πRC)。
假设我们要滤除30MHz以上的谐波（比如晶振的三次谐波），选用10pF电容时，计算得到电阻值应该是5.3kΩ。实际仿真显示，这样的配置确实能让方波边沿变缓，高频成分被有效抑制。
但有个更关键的问题：为什么单独一个电容不能滤波？仿真表明，纯电容电路对信号毫无影响。这是因为缺少电阻形成分压，电容两端电压始终等于输入电压。这也再次证明"电容通交流"的说法需要条件限制。
3. 电源滤波的隐藏机制
实际电路中最常见的电源滤波就是直接在芯片电源脚接电容，为什么这样能滤波？秘密在于现实中的导线都不是理想的。PCB走线、过孔、引脚都存在等效电阻和电感，这些寄生参数与电容共同构成了滤波网络。
以1cm长的PCB走线为例：
- 直流电阻约50mΩ
- 电感约6nH
在100MHz时，这段走线的感抗就有3.8Ω，与0.1μF电容（阻抗1.6Ω）配合就能形成有效的滤波。
更专业的做法是考虑电容的完整模型：
- 等效串联电阻(ESR)：0.1Ω级别
- 等效串联电感(ESL)：1nH级别
- 理想电容部分
这些参数共同决定了电容的实际滤波特性。
4. 电容的自谐振与频率特性
每个电容都有自谐振频率(SRF)，这是容抗和感抗相互抵消的频率点。以0805封装的1μF MLCC为例：
- ESL≈1nH
- SRF≈5MHz
在SRF以下表现为容性，以上表现为感性。
实测数据表明：
- 1MHz时阻抗159mΩ（容性区）
- 5MHz时阻抗50mΩ（谐振点）
- 10MHz时阻抗63mΩ（感性区）
这个特性对滤波设计至关重要。我们通常希望噪声频率落在电容的谐振点附近，此时阻抗最低。
5. 多电容并联的玄机
为什么电源设计要并联多种电容？因为单个电容的有效滤波频带太窄。通过并联不同容值的电容，可以拓宽低阻抗频带。
实测案例：
- 单独10μF电容：SRF约2MHz
- 单独0.1μF电容：SRF约15MHz
- 并联后：在2-15MHz间形成连续的低阻抗区
但要注意并联谐振问题。当大电容进入感性区而小电容还在容性区时，可能形成并联谐振峰。解决方法包括：
- 选择SRF重叠的电容组合
- 添加适当ESR阻尼
- 使用专门设计的去耦电容阵列
6. PDN设计与目标阻抗
电源分配网络(PDN)设计的核心是满足目标阻抗要求。计算公式为：
Ztarget = Vripple / ΔImax
例如：
- 允许纹波50mV
- 最大电流变化1A
- 目标阻抗需<50mΩ
现代PCB的PDN通常分四个频段：
- 稳压器主导（<10kHz）
- 电解/钽电容主导（10k-100kHz）
- MLCC电容主导（100k-100MHz）
- 封装和片上电容主导（>100MHz）
设计时要确保每个频段都有足够的电容提供低阻抗路径。
7. 电容选型的实用技巧
根据多年实战经验，总结几个选型要点：
-
电压等级选择：
- 实际工作电压≤80%额定电压
- 例如5V电源至少用6.3V电容
-
容值选择三步法：
- 计算目标阻抗
- 确定关键噪声频段
- 选择SRF匹配的电容
-
布局要点：
- 小电容尽量靠近芯片
- 电源引脚优先接小电容
- 使用多个过孔降低电感
-
常见误区：
- 盲目堆砌大容量电容
- 忽视电容的ESL影响
- 未考虑工作电压对容值的影响
8. 实测案例：时钟电路优化
最近处理过一个25MHz时钟的EMI问题。频谱分析显示在75MHz（三次谐波）有超标峰值。优化步骤：
- 原设计：仅22pF负载电容
- 第一次改进：并联100Ω电阻+10pF电容
- 实测衰减不足
- 第二次改进：改用50Ω+33pF
- 谐波降低6dB
- 最终方案：π型滤波（33pF-10Ω-33pF）
- 谐波降低15dB
关键发现：单纯加大电容值不一定更好，需要配合适当电阻才能获得最佳滤波效果。