FPGA实战：从零构建HDMI 1.4视频输出系统（Zynq 7020版）

当我们需要在嵌入式系统中实现高清视频输出时，HDMI无疑是最主流的选择。对于使用Xilinx Zynq 7020这类FPGA的开发者和工程师来说，在PL端实现HDMI输出是一项极具挑战性又充满成就感的任务。本文将带你从TMDS编码原理开始，逐步构建完整的HDMI 1.4视频输出系统，涵盖Verilog实现、时序控制以及与PS端的协同设计。

1. HDMI 1.4核心原理与硬件架构

1.1 TMDS编码机制解析

TMDS（Transition Minimized Differential Signaling）是HDMI传输的核心编码技术，它通过三个关键步骤实现数据转换：

1. 并行转串行：将8位并行数据转换为串行数据流
2. 最小化跳变编码：通过算法减少数据跳变次数
3. 直流平衡：添加第10位使信号保持直流平衡

典型的TMDS编码器Verilog接口如下：

verilog复制module tmds_encoder (
    input clk,
    input [7:0] din,
    input [1:0] ctrl,
    input de,
    output reg [9:0] dout
);
    // 编码逻辑实现
endmodule

1.2 Zynq 7020硬件连接方案

Zynq 7020的PL端引脚需要正确配置以支持HDMI输出：

注意：LVDS_25电平标准需要正确设置IO约束，建议在XDC文件中明确指定

2. 视频时序生成系统设计

2.1 1080p@60Hz时序参数

实现标准1080p分辨率需要精确控制以下时序参数：

verilog复制parameter H_ACTIVE = 1920;
parameter H_FP = 88;
parameter H_SYNC = 44;
parameter H_BP = 148;
parameter H_TOTAL = H_ACTIVE + H_FP + H_SYNC + H_BP;

parameter V_ACTIVE = 1080;
parameter V_FP = 4;
parameter V_SYNC = 5;
parameter V_BP = 36;
parameter V_TOTAL = V_ACTIVE + V_FP + V_SYNC + V_BP;

对应的像素时钟计算：

code复制Pixel Clock = (1920 + 88 + 44 + 148) × (1080 + 4 + 5 + 36) × 60 ≈ 148.5MHz

2.2 状态机实现视频时序控制

采用三段式状态机实现稳定的时序控制：

verilog复制always @(posedge pix_clk) begin
    if (h_counter < H_TOTAL-1)
        h_counter <= h_counter + 1;
    else begin
        h_counter <= 0;
        if (v_counter < V_TOTAL-1)
            v_counter <= v_counter + 1;
        else
            v_counter <= 0;
    end
end

assign h_sync = (h_counter >= H_ACTIVE + H_FP) && 
                (h_counter < H_ACTIVE + H_FP + H_SYNC);
assign v_sync = (v_counter >= V_ACTIVE + V_FP) && 
                (v_counter < V_ACTIVE + V_FP + V_SYNC);
assign de = (h_counter < H_ACTIVE) && (v_counter < V_ACTIVE);

3. 完整HDMI发送器实现

3.1 系统顶层架构设计

完整的HDMI发送器包含以下模块：

1. 时钟生成模块：生成148.5MHz像素时钟
2. 视频时序控制器：产生HSYNC、VSYNC和DE信号
3. 视频数据源：测试图案生成或AXI视频流接口
4. TMDS编码器：三通道独立编码
5. 差分输出缓冲：OBUFDS实现LVDS输出

顶层模块接口示例：

verilog复制module hdmi_tx_top (
    input sys_clk,
    input reset,
    output tmds_clk_p,
    output tmds_clk_n,
    output [2:0] tmds_data_p,
    output [2:0] tmds_data_n
);
    // 各模块实例化
endmodule

3.2 AXI Stream视频接口实现

与PS端协同工作时，推荐使用AXI Stream接口传输视频数据：

verilog复制axis_video_src u_axis_src (
    .aclk(pix_clk),
    .aresetn(!reset),
    .tvalid(axis_tvalid),
    .tready(axis_tready),
    .tdata(axis_tdata),
    .tuser(axis_tuser),
    .tlast(axis_tlast)
);

assign axis_tready = de && (h_counter == 0) && (v_counter == 0);
assign axis_tuser = (h_counter == 0) && (v_counter == 0);
assign axis_tlast = (h_counter == H_ACTIVE-1);

4. 调试与性能优化技巧

4.1 常见问题排查指南

4.2 眼图测试优化建议

1. 阻抗匹配：确保差分对阻抗控制在100Ω±10%
2. 等长布线：三组数据通道长度差控制在±50mil内
3. 终端电阻：在接收端添加50Ω终端电阻
4. 预加重设置：根据线缆长度适当增加预加重

提示：使用Xilinx IBERT工具可以进行眼图扫描和信号质量分析

5. 高级应用：动态分辨率切换

5.1 多分辨率支持架构

通过参数化设计支持多种分辨率：

verilog复制module video_timing_gen #(
    parameter H_ACTIVE = 1920,
    parameter V_ACTIVE = 1080,
    // 其他时序参数...
) (
    // 接口定义...
);
    // 时序生成逻辑
endmodule

5.2 热插拔检测与EDID处理

实现完整的HDMI功能需要处理热插拔检测(HPD)和EDID读取：

verilog复制// EDID读取状态机
always @(posedge ddc_clk) begin
    case(edid_state)
        EDID_IDLE: begin
            if (hpd_detected)
                edid_state <= EDID_START;
        end
        EDID_START: begin
            // 发起I2C读取
            edid_state <= EDID_READ;
        end
        // 其他状态...
    endcase
end

在Zynq 7020项目中使用HDMI输出时，最大的挑战往往是信号完整性和时序收敛问题。通过合理规划时钟域、严格约束IO延迟以及充分的仿真验证，可以构建稳定可靠的HDMI视频输出系统。