STM32与FPGA的SPI通信实战：从硬件搭建到代码调试全解析

在嵌入式系统开发中，STM32与FPGA的协同工作越来越常见，而SPI（Serial Peripheral Interface）作为两者间高效通信的首选协议之一，其稳定性和灵活性备受开发者青睐。本文将带您完成一个完整的STM32F103与Xilinx Spartan-6 FPGA的SPI通信项目，从硬件连接到软件实现，再到联调技巧，手把手解决实际开发中可能遇到的各种问题。

1. 硬件准备与连接

1.1 所需硬件清单

在开始项目前，请确保您已准备好以下硬件设备：

• STM32F103开发板（如正点原子MiniSTM32或野火指南者）
• Xilinx Spartan-6 FPGA开发板（如Digilent Atlys或自定义开发板）
• 杜邦线若干（建议使用不同颜色区分信号线）
• USB转串口模块（用于调试信息输出）
• 逻辑分析仪（可选，但强烈推荐用于信号观测）

1.2 SPI引脚连接指南

SPI通信需要正确连接以下四根信号线（以STM32作为主机，FPGA作为从机为例）：

注意：不同开发板的引脚定义可能有所差异，请根据实际使用的开发板原理图进行调整。若使用其他型号STM32芯片，SPI2的引脚位置也可能不同。

1.3 电平匹配与上拉电阻

STM32F103的IO口工作电压为3.3V，而Xilinx Spartan-6 FPGA通常也支持3.3V电平，但需要注意：

• 如果FPGA开发板设计为5V电平，必须添加电平转换电路
• 建议在SCK、MOSI、MISO线上添加4.7kΩ上拉电阻
• CS信号可根据实际情况决定是否加上拉

常见问题排查：若通信不稳定，首先检查所有连接线是否接触良好，然后用万用表测量各信号线的电压是否符合预期。

2. STM32端SPI配置详解

2.1 SPI外设初始化

STM32标准库提供了完善的SPI配置接口，以下是针对STM32F103 SPI2的初始化代码示例：

c复制void SPI2_Init(void)
{
    SPI_InitTypeDef SPI_InitStructure;
    GPIO_InitTypeDef GPIO_InitStructure;
    
    // 使能SPI2和GPIO时钟
    RCC_APB1PeriphClockCmd(RCC_APB1Periph_SPI2, ENABLE);
    RCC_APB2PeriphClockCmd(RCC_APB2Periph_GPIOB, ENABLE);
    
    // 配置SPI引脚
    GPIO_InitStructure.GPIO_Pin = GPIO_Pin_13 | GPIO_Pin_15; // SCK和MOSI
    GPIO_InitStructure.GPIO_Mode = GPIO_Mode_AF_PP;
    GPIO_InitStructure.GPIO_Speed = GPIO_Speed_50MHz;
    GPIO_Init(GPIOB, &GPIO_InitStructure);
    
    GPIO_InitStructure.GPIO_Pin = GPIO_Pin_14; // MISO
    GPIO_InitStructure.GPIO_Mode = GPIO_Mode_IN_FLOATING;
    GPIO_Init(GPIOB, &GPIO_InitStructure);
    
    // 配置CS引脚(普通IO)
    GPIO_InitStructure.GPIO_Pin = GPIO_Pin_3;
    GPIO_InitStructure.GPIO_Mode = GPIO_Mode_Out_PP;
    GPIO_Init(GPIOC, &GPIO_InitStructure);
    GPIO_SetBits(GPIOC, GPIO_Pin_3); // 初始置高
    
    // SPI参数配置(模式3)
    SPI_InitStructure.SPI_Direction = SPI_Direction_2Lines_FullDuplex;
    SPI_InitStructure.SPI_Mode = SPI_Mode_Master;
    SPI_InitStructure.SPI_DataSize = SPI_DataSize_8b;
    SPI_InitStructure.SPI_CPOL = SPI_CPOL_High;
    SPI_InitStructure.SPI_CPHA = SPI_CPHA_2Edge;
    SPI_InitStructure.SPI_NSS = SPI_NSS_Soft;
    SPI_InitStructure.SPI_BaudRatePrescaler = SPI_BaudRatePrescaler_32;
    SPI_InitStructure.SPI_FirstBit = SPI_FirstBit_MSB;
    SPI_InitStructure.SPI_CRCPolynomial = 7;
    SPI_Init(SPI2, &SPI_InitStructure);
    
    SPI_Cmd(SPI2, ENABLE);
}

2.2 SPI模式选择与参数解析

SPI有四种工作模式，由CPOL（时钟极性）和CPHA（时钟相位）决定：

本实验采用模式3，这是许多FPGA SPI从机实现中最常用的模式。关键参数说明：

• BaudRatePrescaler：SPI时钟分频系数，决定通信速率。对于STM32F103，SPI2挂载在APB1总线(最大36MHz)，设置分频为32时，SCK≈1.125MHz
• FirstBit：数据传输顺序，通常选择MSB（最高位优先）
• DataSize：数据位宽，8位是最通用的设置

2.3 数据收发函数实现

可靠的SPI通信需要完善的收发函数，下面是一个带超时检测的实现：

c复制#define SPI_TIMEOUT 1000

uint8_t SPI2_SendByte(uint8_t byte)
{
    uint16_t timeout = SPI_TIMEOUT;
    
    // 等待发送缓冲区空
    while (SPI_I2S_GetFlagStatus(SPI2, SPI_I2S_FLAG_TXE) == RESET) {
        if ((timeout--) == 0) return 0xFF;
    }
    
    // 发送数据
    SPI_I2S_SendData(SPI2, byte);
    
    timeout = SPI_TIMEOUT;
    // 等待接收完成
    while (SPI_I2S_GetFlagStatus(SPI2, SPI_I2S_FLAG_RXNE) == RESET) {
        if ((timeout--) == 0) return 0xFF;
    }
    
    return SPI_I2S_ReceiveData(SPI2);
}

void SPI2_WriteBytes(uint8_t* pData, uint16_t len)
{
    GPIO_ResetBits(GPIOC, GPIO_Pin_3); // CS拉低
    
    for (uint16_t i = 0; i < len; i++) {
        SPI2_SendByte(pData[i]);
    }
    
    GPIO_SetBits(GPIOC, GPIO_Pin_3); // CS拉高
}

3. FPGA端Verilog实现

3.1 SPI从机模块设计

FPGA作为SPI从机，需要准确检测时钟边沿并同步处理数据。以下是完整的SPI从机Verilog代码：

verilog复制module spi_slave (
    input wire clk,        // FPGA系统时钟
    input wire rst_n,      // 复位信号(低有效)
    input wire CS_N,       // 片选信号(低有效)
    input wire SCK,        // SPI时钟
    input wire MOSI,       // 主出从入
    output reg MISO,       // 主入从出
    output reg [7:0] rxd_data,  // 接收数据寄存器
    output reg rxd_flag    // 数据接收完成标志
);

// 时钟边沿检测
reg SCK_r0, SCK_r1;
wire SCK_rising, SCK_falling;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        SCK_r0 <= 1'b0;
        SCK_r1 <= 1'b0;
    end else begin
        SCK_r0 <= SCK;
        SCK_r1 <= SCK_r0;
    end
end

assign SCK_rising = (~SCK_r1 & SCK_r0);
assign SCK_falling = (SCK_r1 & ~SCK_r0);

// 接收状态机
reg [2:0] bit_cnt;
reg [7:0] shift_reg;

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        bit_cnt <= 3'd0;
        shift_reg <= 8'h00;
        rxd_flag <= 1'b0;
    end else if (CS_N) begin
        bit_cnt <= 3'd0;
        rxd_flag <= 1'b0;
    end else if (SCK_rising) begin  // 模式3在上升沿采样
        shift_reg <= {shift_reg[6:0], MOSI};
        
        if (bit_cnt == 3'd7) begin
            rxd_data <= {shift_reg[6:0], MOSI};
            rxd_flag <= 1'b1;
            bit_cnt <= 3'd0;
        end else begin
            bit_cnt <= bit_cnt + 1'b1;
            rxd_flag <= 1'b0;
        end
    end else begin
        rxd_flag <= 1'b0;
    end
end

// 发送逻辑
reg [7:0] txd_data = 8'h1C;  // 默认发送数据

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        MISO <= 1'b0;
    end else if (CS_N) begin
        MISO <= 1'b0;
    end else if (SCK_falling) begin  // 模式3在下降沿更新数据
        case (bit_cnt)
            3'd0: MISO <= txd_data[7];
            3'd1: MISO <= txd_data[6];
            3'd2: MISO <= txd_data[5];
            3'd3: MISO <= txd_data[4];
            3'd4: MISO <= txd_data[3];
            3'd5: MISO <= txd_data[2];
            3'd6: MISO <= txd_data[1];
            3'd7: MISO <= txd_data[0];
            default: MISO <= 1'b0;
        endcase
    end
end

endmodule

3.2 边沿检测技术详解

在FPGA中准确检测SPI时钟边沿是通信可靠的关键。我们采用两级寄存器同步法：

1. 用两个寄存器(SCK_r0和SCK_r1)对SCK信号进行同步
2. 通过组合逻辑判断上升沿和下降沿：
   • 上升沿：前一刻为0，当前为1 (~SCK_r1 & SCK_r0)
   • 下降沿：前一刻为1，当前为0 (SCK_r1 & ~SCK_r0)

这种方法有效消除了亚稳态问题，是FPGA设计中处理异步信号的常用技术。

3.3 状态机设计与数据对齐

SPI通信是同步串行协议，需要精确控制数据位顺序：

• 接收过程：在SCK上升沿采样MOSI信号，通过移位寄存器逐步拼接完整字节
• 发送过程：在SCK下降沿更新MISO信号，按位送出预先准备好的数据
• 位计数器：3位计数器(bit_cnt)跟踪当前传输的位位置(0-7)

4. 系统联调与性能优化

4.1 调试技巧与工具使用

在实际调试中，以下几个工具和技术非常有用：

1. 逻辑分析仪：观测SCK、MOSI、MISO、CS信号的实时波形

   • 检查时钟频率是否符合预期
   • 验证数据对齐是否正确
   • 检测是否有毛刺或信号完整性问题

2. FPGA内部SignalTap：Xilinx ChipScope或Intel SignalTap

   • 捕获FPGA内部信号状态
   • 调试状态机跳转和数据处理逻辑

3. STM32串口打印：输出调试信息和通信结果

4.2 常见问题解决方案

以下是开发中可能遇到的典型问题及解决方法：

4.3 性能优化建议

当系统需要更高通信速率时，可以考虑以下优化措施：

1. 提高SPI时钟频率：

   • 调整STM32的BaudRatePrescaler
   • 确保FPGA能够处理更高频率的SCK

2. 优化FPGA时序：

   • 为SPI相关信号添加时序约束
   • 使用FPGA的IOB寄存器减少时钟到输出延迟

3. 批量传输优化：

   • 实现DMA传输减少CPU开销
   • FPGA端使用FIFO缓冲数据

4. 信号完整性改进：

   • 缩短连接线长度
   • 添加适当的终端电阻

5. 进阶应用与功能扩展

5.1 多从机SPI系统

通过多个CS信号控制，可以实现一个STM32主机与多个FPGA从机的通信：

c复制#define FPGA1_CS_PIN  GPIO_Pin_3
#define FPGA2_CS_PIN  GPIO_Pin_4
#define FPGA3_CS_PIN  GPIO_Pin_5

void SelectDevice(uint8_t dev_id)
{
    // 所有CS先置高
    GPIO_SetBits(GPIOC, FPGA1_CS_PIN | FPGA2_CS_PIN | FPGA3_CS_PIN);
    
    // 根据设备ID选择对应的CS
    switch (dev_id) {
        case 1: GPIO_ResetBits(GPIOC, FPGA1_CS_PIN); break;
        case 2: GPIO_ResetBits(GPIOC, FPGA2_CS_PIN); break;
        case 3: GPIO_ResetBits(GPIOC, FPGA3_CS_PIN); break;
    }
}

5.2 自定义协议设计

在基本SPI通信基础上，可以定义更复杂的数据协议：

• 添加帧头和帧尾：用于数据包识别
• 引入CRC校验：提高通信可靠性
• 实现命令响应机制：支持多种操作指令

示例协议格式：

5.3 高速数据流传输

对于需要传输大量数据的应用（如图像、音频），可采用以下技术：

1. 双缓冲机制：FPGA端实现双缓冲区，一边接收数据一边处理
2. 流控制信号：添加READY/BUSY握手信号
3. 数据压缩：在传输前进行无损/有损压缩

verilog复制// FPGA端流控制示例
module spi_stream (
    input wire clk,
    input wire rst_n,
    input wire CS_N,
    input wire SCK,
    input wire MOSI,
    output wire MISO,
    output wire READY
);

reg [7:0] buffer[0:255];
reg [7:0] wr_ptr;
reg [7:0] rd_ptr;
reg buffer_full;

assign READY = ~buffer_full;  // 高表示可以接收数据

// 接收数据写入缓冲区
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        wr_ptr <= 8'd0;
        buffer_full <= 1'b0;
    end else if (rxd_flag && !buffer_full) begin
        buffer[wr_ptr] <= rxd_data;
        wr_ptr <= wr_ptr + 1;
        if (wr_ptr == 8'd255) buffer_full <= 1'b1;
    end
end

// 处理数据读出缓冲区
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        rd_ptr <= 8'd0;
    end else if (process_en && rd_ptr != wr_ptr) begin
        process_data <= buffer[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        if (buffer_full) buffer_full <= 1'b0;
    end
end

endmodule