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Cadence版图验证三件套（DRC/LVS/PEX）到底在查什么？以反相器为例拆解芯片制造的隐形规则

小红姐产房故事·2026-04-23·阅读 71 GEO检测（免费）
Cadence版图验证芯片制造DRC
|难度：普通|阅读约 9 分钟

Cadence版图验证三件套（DRC/LVS/PEX）到底在查什么？以反相器为例拆解芯片制造的隐形规则

在芯片设计的最后阶段，当工程师完成版图绘制后，总会遇到三个神秘的字母组合：DRC、LVS、PEX。它们如同芯片制造界的"三道安检"，确保设计从图纸到硅片的完美转化。但大多数教程只告诉我们"怎么做"，却很少解释"为什么这么做"。今天，我们就以最简单的反相器为例，揭开这些验证工具背后的工艺秘密。

1. DRC：芯片制造的"交通规则手册"

想象一下，你设计的版图是一座微缩城市，DRC就是确保这座城市能正常运转的建筑规范。但不同于普通建筑规范，这些规则直接关联着光刻机的物理极限。

1.1 最小线宽与光刻工艺的博弈

在反相器版图中，poly栅极的宽度决定了晶体管特性。但为什么DRC会强制要求最小线宽？这源于光刻工艺的衍射极限：

  • 193nm ArF激光：主流光刻机使用的波长
  • 分辨率公式：R = k₁·λ/NA
    • λ为光源波长
    • NA为镜头数值孔径
  • 实际案例：当设计0.18μm工艺时，DRC会要求poly最小宽度≥0.22μm，这是光刻机在考虑对位误差后的安全值

提示：现代工艺使用多重曝光技术突破衍射极限，但DRC规则会相应变得更复杂

1.2 间距规则背后的刻蚀保护

反相器中nmos和pmos的active区域间距看似是设计选择，实则受制于离子注入的物理过程：

规则类型 典型值(90nm工艺) 物理成因
Active间距 0.28μm 防止离子注入扩散造成短路
Contact间距 0.24μm 确保刻蚀时不会击穿相邻接触孔
Metal1最小间距 0.23μm 化学机械抛光(CMP)的均匀性要求

我曾在一个项目中因忽略nwell到active的间距规则，导致芯片出现闩锁效应。DRC报错时显示的"NW.5"规则，实际上是在保护p-substrate与nwe

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