在Petalinux 2020.2上实现ZYNQ用户态DMA零拷贝传输全攻略

当我们在ZYNQ平台上开发高速数据采集系统时，DMA传输效率往往成为瓶颈。传统方式需要通过内核态中转数据，而用户态零拷贝技术能大幅降低延迟。本文将手把手带你完成xilinx_axidma库在Petalinux 2020.2（内核5.4）上的完整移植，解决从GitHub代码到实际部署的所有关键问题。

1. 环境准备与基础配置

1.1 工具链确认

首先确保开发环境符合以下要求：

• Vivado 2020.2
• Petalinux 2020.2
• Ubuntu 18.04 LTS

关键检查点：

bash复制# 验证Petalinux版本
petalinux-util --webtalk

1.2 内核配置要点

在petalinux-config -c kernel中需要特别关注的配置项：

提示：使用/键可快速搜索配置项，配置完成后建议保存为自定义名称备份

2. 源码适配与内核API变更处理

2.1 关键API变更点

Linux 5.4内核相比早期版本有几个重要API变化需要适配：

1. access_ok验证函数：

c复制// 原4.x内核版本
access_ok(VERIFY_READ, arg, size);

// 5.4内核修改为
access_ok(arg, size);

2. 信号处理结构体：

c复制// 原版本使用
struct siginfo sig_info;

// 5.4内核改为
struct kernel_siginfo sig_info;

2.2 设备树配置陷阱

在system-user.dtsi中需要特别注意DMA通道ID的对应关系：

dts复制axidma_chrdev: axidma_chrdev@0 {
    compatible = "xlnx,axidma-chrdev";
    dmas = <&axi_dma_0 0 &axi_dma_1 1>;
    dma-names = "tx_channel", "rx_channel";
};

常见错误现象：

• 通道ID配置错误导致DMA传输方向颠倒
• 设备ID与通道不匹配造成传输失败

3. 驱动模块编译与集成

3.1 创建自定义模块

使用Petalinux创建模块框架：

bash复制petalinux-create -t modules --name xilinx-axidma --enable

关键Makefile配置：

makefile复制DRIVER_NAME = xilinx-axidma
$(DRIVER_NAME)-objs = axi_dma.o axidma_chrdev.o axidma_dma.o axidma_of.o
obj-m := $(DRIVER_NAME).o

MY_CFLAGS += -g -DDEBUG
ccflags-y += ${MY_CFLAGS}

3.2 设备树编译验证

使用dtc工具反编译验证设备树配置：

bash复制dtc -I dtb -O dts -o system.dts system.dtb

检查重点：

• DMA寄存器地址是否正确映射
• 中断号是否与Vivado设计一致
• 时钟配置是否匹配硬件

4. 性能测试与优化技巧

4.1 基准测试方法

使用内置测试工具进行性能验证：

bash复制axidmabenchmark -t 0 -r 1 -b 16000 -s 16000

典型输出分析：

code复制DMA Timing Statistics:
Elapsed Time: 0.14 s
Transmit Throughput: 106.15 MiB/s
Receive Throughput: 106.15 MiB/s
Total Throughput: 212.31 MiB/s

4.2 CMA内存优化

在petalinux-config -c kernel中调整CMA配置：

code复制Library routines ->
  CMA size: 25 Mega Bytes
  CMA reserved area: 256

性能调优建议：

• 根据实际传输数据量调整CMA大小
• 测试不同块大小对吞吐量的影响
• 考虑使用分散/聚集DMA模式提升效率

5. 实战问题排查指南

5.1 常见错误代码

5.2 调试技巧

启用驱动调试信息：

c复制// 在驱动源码中添加
#define DEBUG
printk(KERN_DEBUG "Debug message\n");

使用dmesg观察内核日志：

bash复制dmesg | grep axidma

在项目实际部署中，我们发现最耗时的往往不是核心DMA传输，而是内存准备和清理阶段。通过预分配内存池和复用缓冲区，可以将实际吞吐量再提升15-20%。