FPGA实战：从时序解析到代码实现，手把手驱动单总线温度传感器

1. 单总线协议与DS18B20传感器基础

单总线协议（One-Wire）是Dallas Semiconductor（现为Maxim Integrated）推出的一种独特通信协议。与常见的I2C、SPI等多线通信方式不同，它仅用一根数据线就能实现双向通信，这在I/O资源紧张的嵌入式系统中显得尤为珍贵。我第一次接触这个协议是在一个农业物联网项目中，当时需要低成本监测大棚温度，DS18B20以其单总线特性和高精度成为理想选择。

DS18B20温度传感器的核心优势在于：

• 单线供电：支持寄生供电模式，仅需两根线（数据线+GND）
• 高精度：±0.5℃精度（-10℃至+85℃范围）
• 数字输出：直接输出9~12位二进制温度值
• 多点组网：支持单总线上挂载多个设备

实际项目中常见的问题往往始于硬件连接。记得有次调试时温度读数始终异常，最后发现是忘了接4.7kΩ上拉电阻。单总线设备在空闲时需要上拉电阻将总线保持在高电平状态，这个细节对通信稳定性至关重要。

2. 通信时序的微观解析

2.1 初始化序列：通信的握手环节

初始化是单总线通信的起点，包含两个关键阶段：

1. 主机复位脉冲：FPGA拉低总线480μs后释放
2. 从机应答脉冲：DS18B20在15-60μs后拉低总线60-240μs

用Verilog实现时，我习惯用状态机控制时序：

verilog复制parameter RESET_LOW  = 3'd0;
parameter RESET_HIGH = 3'd1;
parameter WAIT_PRESENCE = 3'd2;

always @(posedge clk) begin
    case(state)
        RESET_LOW: 
            if(cnt < 480_000/20 - 1) begin // 假设20ns时钟周期
                cnt <= cnt + 1;
                one_wire <= 1'b0;
            end else begin
                cnt <= 0;
                state <= RESET_HIGH;
            end
        RESET_HIGH: 
            if(cnt < 70) begin // 释放总线后等待70个周期
                cnt <= cnt + 1;
                one_wire <= 1'bz; // 高阻态
            end else begin
                state <= WAIT_PRESENCE;
            end
        // 其他状态...
    endcase
end

2.2 读写时序：数据交换的艺术

单总线的每位传输都遵循严格的时序规范：

写时序对比表：

读时序的关键点：

1. 主机拉低总线至少1μs后释放
2. DS18B20在15μs内输出有效数据
3. 主机应在15μs窗口末期采样数据

实测中发现，在FPGA中实现时，时钟分频精度直接影响通信成功率。我曾遇到因时钟偏差导致采样位置偏移的问题，最终通过校准计数器值解决。

3. FPGA状态机设计实战

3.1 顶层状态规划

根据DS18B20的操作流程，主状态机应包含以下状态：

1. INIT：初始化设备
2. SKIP_ROM：发送0xCC跳过ROM检测
3. CONVERT：发送0x44启动温度转换
4. READ_CMD：发送0xBE读取暂存器
5. READ_DATA：读取温度数据（2字节）

verilog复制parameter [3:0] 
    S_INIT      = 4'd0,
    S_SKIP_ROM  = 4'd1,
    S_CONVERT   = 4'd2,
    S_DELAY     = 4'd3,
    S_READ_CMD  = 4'd4,
    S_READ_LOW  = 4'd5,
    S_READ_HIGH = 4'd6;

3.2 位传输实现技巧

每个字节传输需要精确控制8个位周期，我的实现方案是：

• 位计数器：0-7循环计数
• 字节计数器：标记当前操作阶段
• 微秒计数器：控制各时序阶段时长

verilog复制// 位传输控制示例
always @(posedge clk) begin
    if(bit_cnt == 7 && us_cnt == US_MAX) begin
        bit_cnt <= 0;
        byte_cnt <= byte_cnt + 1;
    end else if(us_cnt == US_MAX) begin
        bit_cnt <= bit_cnt + 1;
    end
    
    if(us_cnt < US_MAX) 
        us_cnt <= us_cnt + 1;
    else
        us_cnt <= 0;
end

4. 完整代码实现与优化

4.1 初始化模块详解

初始化阶段需要特别注意时间参数：

• 复位脉冲：480μs（最小值）
• 存在脉冲检测窗口：15-60μs后出现

verilog复制// 初始化检测代码片段
wire presence_detected;
assign presence_detected = (presence_state == 2'b01); 

always @(posedge clk) begin
    case(presence_state)
        2'b00: if(!one_wire) presence_state <= 2'b01; // 检测下降沿
        2'b01: if(one_wire) presence_state <= 2'b10;  // 检测上升沿
        default: presence_state <= 2'b00;
    endcase
end

4.2 温度数据读取与处理

DS18B20的温度数据格式特殊：

• 16位补码表示（bit15为符号位）
• 低4位是小数部分（分辨率0.0625℃）

温度转换算法示例：

verilog复制// 温度值转换
reg [15:0] temp_raw;
wire [11:0] temp_abs = temp_raw[15] ? ~temp_raw[11:0] + 1 : temp_raw[11:0];
wire [7:0] temp_int = temp_abs[11:4];
wire [3:0] temp_frac = temp_abs[3:0];

// 输出温度值（放大10倍避免浮点）
assign temperature = {temp_raw[15], temp_int} * 10 + temp_frac * 625 / 1000;

5. 调试经验与性能优化

5.1 常见问题排查指南

根据我的项目经验，这些问题最常出现：

1. 无设备响应：检查上拉电阻、电源连接
2. CRC校验失败：调整时序参数，特别是采样点
3. 温度值跳变：增加转换后的延迟时间（DS18B20需要750ms完成12位转换）

5.2 时序优化技巧

通过实测发现几个关键优化点：

1. 在状态切换时插入1μs保护间隔
2. 读操作后增加10μs总线恢复时间
3. 使用PLL生成精确的1MHz时钟基准

verilog复制// 时序优化示例
always @(posedge clk_1mhz) begin  // 专门分频得到的1MHz时钟
    if(bit_done) begin
        one_wire <= 1'bz;
        #10; // 10us恢复时间
    end
end

在最终实现的温室监测系统中，这套驱动方案成功实现了0.1℃精度的温度监测，并且单FPGA可以同时驱动8路DS18B20传感器。对于更复杂的应用，可以考虑加入CRC校验和自动重试机制来提升通信可靠性。