从零构建Zynq+AD9361的2ASK通信系统：MATLAB协同设计与HLS优化实战

在无线通信系统的快速原型开发中，将理论算法转化为可工作的硬件实现始终是工程师面临的核心挑战。本文将完整展示如何基于Xilinx Zynq SoC和AD9361射频前端，构建一个从基带处理到射频收发的2ASK通信链路。不同于教科书式的原理讲解，我们聚焦于工程实现中的关键细节：从MATLAB正弦表生成、HLS优化代码，到AD9361接口时序处理，最后到DMA数据流的高效管理。

1. 系统架构设计与环境搭建

1.1 硬件平台选型与配置

Zynq-7000系列SoC与AD9361的组合为无线通信原型开发提供了理想平台。我们的设计采用PS-PL协同架构：

• 处理系统(PS)：运行Linux系统，负责上层协议处理
• 可编程逻辑(PL)：实现实时性要求高的基带处理
• AD9361配置：1T1R模式，采样率40MHz，中频1.25MHz

关键硬件连接示意图：

1.2 Vivado工程初始化

创建基础工程时需特别注意以下IP核配置：

tcl复制# AD9361接口IP配置
create_ip -name util_ad9361_tdd -vendor analog.com -library user -version 1.0
set_property -dict [list CONFIG.MODE_1R1T {1}] [get_ips util_ad9361_tdd_0]

# DMA控制器配置
create_ip -name axi_dma -vendor xilinx.com -library ip -version 7.1
set_property -dict [list \
    CONFIG.c_include_mm2s {1} \
    CONFIG.c_include_s2mm {1} \
    CONFIG.c_sg_length_width {16}] [get_ips axi_dma_0]

注意：AD9361的时钟管理模块需要单独配置，确保收发时钟相位对齐，避免数据采样错误。

2. 2ASK调制器的HLS实现

2.1 MATLAB辅助设计正弦表

采用查表法实现载波生成前，需用MATLAB生成优化的正弦/余弦表：

matlab复制% 生成32点正弦波表（8位量化）
points = 32;
t = linspace(0, 2*pi, points+1); t(end) = [];
sin_table = round(127 * sin(t));  % 缩放到8位有符号范围
cos_table = round(127 * cos(t));

% 生成HLS头文件
fid = fopen('wave_tables.h', 'w');
fprintf(fid, '#ifndef WAVE_TABLES_H\n');
fprintf(fid, '#define WAVE_TABLES_H\n\n');
fprintf(fid, 'const int8_t SIN_TABLE[32] = {');
fprintf(fid, '%d, ', sin_table(1:end-1));
fprintf(fid, '%d};\n', sin_table(end));
fprintf(fid, 'const int8_t COS_TABLE[32] = {');
fprintf(fid, '%d, ', cos_table(1:end-1));
fprintf(fid, '%d};\n', cos_table(end));
fprintf(fid, '\n#endif\n');
fclose(fid);

2.2 优化型HLS调制器代码

传统实现直接使用if-else判断数据位，我们采用位操作优化提升时序性能：

cpp复制#include "wave_tables.h"

void tx_ask(ap_uint<1> data_in, ap_int<12> *iq_out) {
#pragma HLS PIPELINE II=1
    static ap_uint<5> phase_cnt = 0;
    ap_int<12> carrier = data_in ? SIN_TABLE[phase_cnt] : 0;
    
    *iq_out = carrier;
    phase_cnt = (phase_cnt == 31) ? 0 : phase_cnt + 1;
}

关键优化点：

• 使用#pragma HLS PIPELINE实现每时钟周期处理一个样本
• 相位计数器自动回绕，避免分支判断
• 单通道输出简化接口（实际工程可扩展为IQ输出）

3. 接收链路信号处理链

3.1 整流与FIR滤波联合优化

接收端采用整流+FIR滤波的方案，其中FIR滤波器设计直接影响解调性能：

cpp复制// 54阶低通FIR滤波器（Hamming窗）
void rx_fir_filter(
    ap_int<12> data_in,
    ap_int<20> *data_out) {
#pragma HLS PIPELINE II=1
    static ap_int<12> delay_line[54];
    ap_int<25> acc = 0;
    
    // 绝对值整流
    ap_int<12> rectified = data_in >= 0 ? data_in : -data_in;
    
    // FIR滤波计算
    Shift_Accum_Loop:
    for(int i = 53; i >= 0; i--) {
#pragma HLS UNROLL factor=4
        if(i == 0) {
            acc += rectified * COEFFS[0];
            delay_line[0] = rectified;
        } else {
            delay_line[i] = delay_line[i-1];
            acc += delay_line[i] * COEFFS[i];
        }
    }
    
    *data_out = acc >> 6;  // 归一化处理
}

滤波器系数生成建议：

matlab复制% FIR滤波器设计参数
fs = 40e6;          % 采样率
fc = 100e3;         % 截止频率
order = 54;         % 滤波器阶数

% 生成Hamming窗滤波器系数
b = fir1(order, fc/(fs/2), 'low', hamming(order+1));
coefficients = round(b * 128);  % 8位量化

3.2 自适应阈值判决设计

传统固定阈值在信道变化时性能下降，我们实现动态阈值调整算法：

cpp复制void adaptive_threshold(
    ap_int<20> filtered_in,
    ap_uint<1> *bit_out) {
#pragma HLS PIPELINE II=4
    static ap_int<20> avg_0 = 0, avg_1 = 0;
    static ap_uint<2> state = 0;
    
    // 动态更新阈值
    if(state == 0) {  // 采样噪声基底
        avg_0 = (avg_0 * 15 + filtered_in) >> 4;
    } else if(state == 1) {  // 采样信号电平
        avg_1 = (avg_1 * 15 + filtered_in) >> 4;
    }
    
    // 计算动态阈值
    ap_int<20> threshold = (avg_0 + avg_1) >> 1;
    
    // 数据判决
    *bit_out = (filtered_in > threshold) ? 1 : 0;
    
    // 状态机循环
    state = (state == 3) ? 0 : state + 1;
}

4. AD9361接口与DMA数据流

4.1 1T1R模式时序处理

AD9361在1T1R模式下的数据接收需要精确的时序控制：

verilog复制module ad9361_1t1r_interface(
    input wire clk,
    input wire rx_frame,
    input wire [11:0] rx_data,
    output reg [11:0] i_data,
    output reg [11:0] q_data
);
    reg phase;
    
    always @(posedge clk) begin
        if(rx_frame) begin
            phase <= 1'b1;
            i_data[11:6] <= rx_data[5:0];  // I路高6位
        end else begin
            if(phase) begin
                i_data[5:0] <= rx_data[5:0];  // I路低6位
                q_data[11:6] <= rx_data[11:6]; // Q路高6位
            end else begin
                q_data[5:0] <= rx_data[5:0];   // Q路低6位
            end
            phase <= 1'b0;
        end
    end
endmodule

4.2 非对齐DMA传输解决方案

当数据长度不是8字节整数倍时，需要特殊处理避免DMA传输错误：

cpp复制void dma_padding_handler(
    uint8_t *src_buf,
    uint32_t data_len,
    uint64_t *dst_buf) {
    uint32_t aligned_len = (data_len + 7) & (~0x7);
    uint32_t pad_bytes = aligned_len - data_len;
    
    // 主数据拷贝
    memcpy(dst_buf, src_buf, data_len);
    
    // 填充处理
    if(pad_bytes > 0) {
        uint8_t *pad_ptr = (uint8_t *)dst_buf + data_len;
        uint32_t pattern = (1 << pad_bytes) - 1;
        memset(pad_ptr, pattern, pad_bytes);
    }
    
    // 设置DMA传输长度（按64位字计算）
    *dma_length_reg = aligned_len >> 3;
}

实际测试中发现，当使用AXI DMA的Scatter-Gather模式时，还需要在BD描述符中正确设置EOF位：

c复制// 设置BD描述符
bd->control = XAXIDMA_BD_CTRL_LENGTH_MASK & (aligned_len);
if(pad_bytes == 0) {
    bd->control |= XAXIDMA_BD_CTRL_TXSOF_MASK | 
                   XAXIDMA_BD_CTRL_TXEOF_MASK;
} else {
    bd->control |= XAXIDMA_BD_CTRL_TXSOF_MASK;
    next_bd->control = XAXIDMA_BD_CTRL_TXEOF_MASK | 
                       (pad_bytes & XAXIDMA_BD_CTRL_LENGTH_MASK);
}