Airbnb爱彼迎从LVDS到CML：手把手解析SerDes接口里的那些‘模拟电路’（附CDR与PLL工作原理）
在高速串行通信领域，SerDes（Serializer/Deserializer）技术如同数字世界的"高速公路收费站"，负责将并行车流（并行数据）高效转换为单行道车流（串行数据）。但鲜为人知的是，这条"高速公路"最关键的组成部分并非数字逻辑，而是隐藏在芯片深处的模拟电路模块——差分信号收发器、锁相环（PLL）和时钟数据恢复（CDR）电路构成了SerDes的三大支柱。本文将带您深入这些模拟电路的微观世界，用示波器级的细节呈现它们如何协同工作，确保每比特数据都能在GHz级别的速度下精准抵达目的地。
1. 差分信号之战：LVDS与CML的电路对决
当数据速率突破Gbps门槛，单端信号传输就像在嘈杂的菜市场喊话，而差分信号技术则如同降噪耳机，通过**共模抑制比（CMRR）**这一关键指标实现噪声免疫。目前主流SerDes接口主要采用两种差分标准：
| 特性 | LVDS | CML |
|---|---|---|
| 信号摆幅 | 350mV（典型值） | 400-800mV |
| 功耗 | 1.2mW/Gbps（@100Ω负载） | 10mW/Gbps（@50Ω负载） |
| 最高速率 | 3.125Gbps | 56Gbps（PAM4模式下） |
| 终端匹配 | 100Ω外部电阻 | 50Ω片上终端 |
| 典型应用 | 显示屏接口、工业通信 | 光模块、高速背板连接 |
LVDS收发器的核心电路实际上是一个精密的电流舵架构