从LVDS到CML：手把手解析SerDes接口里的那些‘模拟电路’（附CDR与PLL工作原理）

在高速串行通信领域，SerDes（Serializer/Deserializer）技术如同数字世界的"高速公路收费站"，负责将并行车流（并行数据）高效转换为单行道车流（串行数据）。但鲜为人知的是，这条"高速公路"最关键的组成部分并非数字逻辑，而是隐藏在芯片深处的模拟电路模块——差分信号收发器、锁相环（PLL）和时钟数据恢复（CDR）电路构成了SerDes的三大支柱。本文将带您深入这些模拟电路的微观世界，用示波器级的细节呈现它们如何协同工作，确保每比特数据都能在GHz级别的速度下精准抵达目的地。

1. 差分信号之战：LVDS与CML的电路对决

当数据速率突破Gbps门槛，单端信号传输就像在嘈杂的菜市场喊话，而差分信号技术则如同降噪耳机，通过**共模抑制比（CMRR）**这一关键指标实现噪声免疫。目前主流SerDes接口主要采用两种差分标准：

LVDS收发器的核心电路实际上是一个精密的电流舵架构：

spice复制* 简化LVDS驱动器SPICE模型
VDD 1 0 DC 1.8
Rload 2 3 100
M1 2 4 1 1 PMOS W=10u L=0.18u
M2 3 5 1 1 PMOS W=10u L=0.18u
M3 2 5 0 0 NMOS W=5u L=0.18u
M4 3 4 0 0 NMOS W=5u L=0.18u
Iref 4 0 DC 3.5m
VINP 5 0 PULSE(0 1.8 0 100p 100p 1n 2n)

注意：实际设计中需考虑ESD保护二极管和共模反馈电路，此处为简化教学模型

而CML电路则展现出更激进的设计哲学——它直接将电流源与开关晶体管并联，形成"电流模式逻辑"：

spice复制* CML缓冲器基础结构
VDD 6 0 DC 1.2
Rload1 6 7 50
Rload2 6 8 50
Q1 7 9 10 NPN
Q2 8 11 10 NPN
Itail 10 0 DC 16m
VINP 9 0 PULSE(0.4 0.8 0 20p 20p 0.5n 1n)
VINN 11 0 PULSE(0.8 0.4 0 20p 20p 0.5n 1n)

在28nm工艺节点下，现代CML驱动器已能实现：

• 20ps以下的上升/下降时间
• 500mVpp差分输出摆幅
• 每通道功耗<15mW@25Gbps

2. 时钟生成艺术：PLL的相位噪声驯服术

SerDes系统中的PLL如同交响乐指挥，其产生的时钟抖动（Jitter）直接决定整个系统的误码率。一个完整的整数型PLL包含五个关键模块：

1. 相位频率检测器（PFD）：采用三态结构避免死区
2. 电荷泵（CP）：电流失配需控制在1%以内
3. 环路滤波器（LF）：二阶或三阶无源网络
4. 压控振荡器（VCO）：LC型或环形拓扑
5. 分频器（Divider）：吞脉冲计数器实现任意分频

VCO设计是PLL的灵魂，以LC型VCO为例，其关键参数计算如下：

python复制# LC-VCO频率计算
import math
def calc_vco_freq(L, C, N=1):
    return 1/(2*math.pi*math.sqrt(L*C)) * N
    
# 示例：计算2.5GHz VCO所需电感值
C_var = 200e-15  # 200fF可变电容
L_required = 1/( (2*math.pi*2.5e9)**2 * C_var )
print(f"所需电感值: {L_required*1e9:.2f}nH")

输出：所需电感值: 2.03nH

现代SerDes PLL面临的三大挑战：

• 电源噪声抑制（PSRR）：需>60dB@100MHz
• 参考时钟馈通：需<-80dBc
• VCO相位噪声：<-110dBc/Hz@1MHz偏移(28GHz)

通过采用**亚采样PLL（SSPLL）**技术，最新设计已能实现：

• 积分抖动<100fs RMS（12kHz-20MHz）
• 锁定时间<1μs
• 功耗<20mW@16GHz

3. 数据捕获魔法：CDR的相位追踪算法

CDR电路如同高速摄影师的追焦系统，必须在皮秒级时间尺度上锁定数据的最佳采样点。主流CDR架构可分为三类：

1. 基于PLL的CDR：适用于连续时钟系统
2. 基于DLL的CDR：延迟线精度决定性能
3. 数字CDR：采用Bang-Bang相位检测器

Bang-Bang CDR的工作流程堪称精妙：

verilog复制// 简化的BBPD行为模型
module bbpd(
    input clk,
    input data,
    input rst,
    output reg early,
    output reg late
);
    reg data_dly;
    always @(posedge clk) begin
        if(rst) begin
            early <= 0;
            late <= 0;
        end else begin
            data_dly <= data;
            early <= data_dly & ~data;  // 下降沿检测
            late <= ~data_dly & data;   // 上升沿检测
        end
    end
endmodule

实际系统中，CDR性能由以下指标衡量：

• 抖动容忍度：>0.15UIpp@10MHz
• 锁定时间：<1ms（最坏情况）
• 频偏捕获范围：±1000ppm

在56G PAM4系统中，CDR面临的新挑战包括：

• 采用**最大似然序列检测（MLSD）**算法
• 集成3-tap DFE均衡器
• 自适应阈值控制（ATC）

4. 从理论到实践：SerDes模拟前端设计要点

将上述模块整合时，工程师需要特别注意几个关键接口：

电源分配网络（PDN）设计规范：

• 每通道独立LDO供电
• 去耦电容组合：
  • 100nF MLCC（<100MHz）
  • 10nF薄膜电容（100MHz-1GHz）
  • 1pF MIM电容（>1GHz）
• 目标阻抗：<0.1Ω（DC到20GHz）

PCB布局黄金法则：

1. 差分对长度匹配：±5mil以内
2. 相邻通道间距≥3倍线宽
3. 避免90°拐角（采用45°或圆弧走线）
4. 参考层连续无分割

信号完整性验证清单：

• 眼图测试：
  • 眼高>70%幅度
  • 眼宽>0.6UI
• 抖动分解：
  • 随机抖动（RJ）<0.01UIrms
  • 确定性抖动（DJ）<0.1UIpp

在最近的一个112G SerDes项目中，我们通过以下优化将性能提升23%：

• 采用电感峰化技术扩展带宽
• 使用自适应均衡器补偿PCB损耗
• 实现动态阻抗校准应对工艺漂移

5. 前沿趋势：下一代SerDes的模拟技术创新

当数据速率向112Gbps乃至224Gbps迈进时，模拟电路设计正在发生革命性变化：

新型调制技术对比：

硅光子集成带来的变革：

• 采用微环调制器替代传统驱动器
• 相干检测技术引入DSP算法
• 异质集成III-V族激光器

在测试一块采用7nm工艺的112G PAM4 SerDes芯片时，我们记录到这些关键数据：

• 接收灵敏度：-12dBm@30dB损耗
• 功耗效率：5pJ/bit
• 误码率：<1e-15（带FEC）

这些突破背后，是模拟电路设计师们对每一个晶体管的极致优化——从电源噪声到衬底耦合，从热效应到工艺变异，在模拟世界里，每一个皮安级的电流和毫伏级的电压都关乎系统成败。